在現代科技不斷的進步下，半導體產業出現電晶體小型化的趨勢，半導體製造的工藝節點也在不斷的進步縮小，往更小的關鍵尺寸(Critical Dimension)發展，縮小電晶體工藝節點，使集成度(集成電路里的電晶體)提升，集成度提升有許多好處，一是可以增加晶片的功能，二是根據摩爾定律，集成度提升的直接結果是成本的下降，還有一個好處是電晶體縮小可以降低單個電晶體的功耗，因為縮小的規則要求，同時會降低整體晶片的供電電壓，進而降低功耗。
然而工藝技術的提升，雖然有許多的好處，但也伴隨著製程能力的難易度提高，而其中黃光製程又扮演著極重要的角色，因為半導體需通過黃光在晶圓上多層曝光做出來，所以黃光工藝決定了半導體線路的線寬。
本文針對半導體製程中黃光微影製程進行實驗設計，藉由評估最佳的曝光對準光源，降低覆蓋誤差，提高製程的穩定性及品質。

With the continuous advancement of modern science and technology, the semiconductor industry has a trend of miniaturization of transistors. The process flow chart of semiconductor manufacturing has been continuously improved and reduced to a smaller Critical Dimension size. The transistor process matrix has been reduced to integrate The improvement to the degree of integration (transistors in integrated circuits) has many advantages. First, it can increase the function of the chip. Second, according to Moore's Law, the direct result of the increase in integration is the cost reduction. Another advantage is the transistor. Shrinking can reduce the volume of micron-level crystals, because the requirements of the shrinking rule will reduce the power supply voltage of the overall chip and the fiber length will be reduced. However, although the improvement to process technology has many benefits, it is also accompanied by the increase in difficulty of the process capability. 
  Among them, the photo process plays an extremely important role, because the semiconductor needs to be made by multilayer exposure to the wafer on the wafer. Therefore, the photo process determines the line width of the semiconductor circuit.
  In this paper, the experimental design of the photolithography process of the semiconductor process is carried out to reduce the overlay error by evaluation of the best alignment source and improve the stability and quality of the process .

目錄
致謝      Ⅰ
中文摘要  Ⅱ
Abstract Ⅲ
目錄	IV
圖目錄	VII
表目錄	IX
第一章 緒論	1
1.1 前言	1
1.2 研究動機及目的	1
1.2.1 關鍵尺寸(Critical Dimension)	2
1.2.2覆蓋誤差(Overlay)	3
1.3 論文架構	4
第二章 半導體黃光微影製程原理	6
2.1半導體介紹	6
2.2半導體產業鏈	7
2.3黃光微影製程介紹	10
2.3.1黃光微影製程原理	10
2.3.2黃光微影製程流程	11
第三章 黃光製程曝光對準系統(Alignment System)介紹	26
3.1晶圓對準流程介紹	26
3.1.1 晶圓預對準(Wafer pre-alignment)	27
3.1.2 晶圓載具對準(Wafer stage alignment)	27
3.1.3晶圓粗對準 (Coarse wafer alignment)	27
3.1.4 晶圓細對準(Fine wafer alignment)	27
3.1.5 光罩載具對準(Reticle stage alignment)	27
3.1.6 光罩對準(Reticle alignment)	28
3.2 微影對準Mark介紹	29
3.2.1 Search Mark	29
3.2.2 Global Alignment Mark	30
3.3 對準光源介紹	31
第四章 實驗方法及設備	33
4.1 實驗設計	34
4.1.1實驗設計一	34
4.1.2實驗設計二	35
4.2 實驗流程圖	36
第五章 實驗結果	37
5.1實驗一結果	37
5.2實驗二結果	38
第六章 結論	39
6.1 結論	39
6.2 未來展望	39
參考文獻	40
圖目錄
圖 1.1 Overlay示意圖	3
圖 2.1 積體電路生產流程	7
圖 2.2 半導體產業鏈	8
圖 2.3黃光製程成像示意圖	11
圖 2.4 黃光微影製程流程	12
圖 2.5 HDMS塗佈示意圖	13
圖 2.6 光阻旋轉塗佈機	14
圖 2.7 光阻旋轉塗佈示意圖	15
圖 2.8 烘烤系統	16
圖 2.9 曝光機曝光示意圖	17
圖 2.10 PEB有無的駐波效應比較	19
圖 2.11 顯影流程示意圖	20
圖 2.12 ADI檢查外觀缺陷圖	22
圖 2.13 Overlay量測mark	23
圖 2.14 CD-SEM線寬	23
圖 3.1 Life of a Wafer	26
圖 3.2光罩對準mark	28
圖 3.3光罩及晶圓載具對準示意圖	28
圖 3.4 Search Mark	29
圖 3.5 Primary Mark	30
圖 3.6 Scribelane Primary Mark	30
圖 3.7 eXtended Pattern Area Mark	31
圖 4.1實驗流程圖	36
表目錄
表 2.1曝光光源分類	18
表 3.1 曝光機曝光光源及對準光源對照表	32
表 4.1覆蓋誤差參數表	34
表 4.2實驗一組別	35
表 4.3實驗一結果	37
表 4.4實驗二結果	38

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