隨著電子資訊的發展、科技的進步。現在微電腦系統、VLSI 和 DSP(數位信號處理)技術發展下，數位類比轉換器(Analog to Digital Converter 簡稱 ADC 或 A/D 轉換器)的應用十分的廣泛。評估一個 ADC 轉換器特性有速度（Speed）、耗電量 (Power) 、解析度(Resolution) 以及面積 (Area)。基於現實條件限制下，必須針對應用來做出取捨，設計出最適合的 ADC 轉換器。
    本論文所提出 SAR 12-Bit ADC 主要應用在心電圖（ECG）量測的系統，為了能夠長時間的記錄與監測病人的心電圖，捕捉陣性心率失常，所以規格上必須低功耗。使用台灣積體電路的 CMOS 0.18μm 1P6M 標準製程來實現電路，其工作電壓為1.8V，頻寬為500Hz，取樣頻率為2000Hz，設計最大功耗為30uW。

Under the development of microcomputer system, Very Large Scale Integrated circuit (VLSI) and Digital Signal Processing (DSP), Analog to Digital Converter (ADC) relted applications has been widely used. Speed, resolution, power consumption, and area are the four key specifications while designing ADC. Under the limitations of the actual conditions, trade-off was made within these four specifications in order to design the most appropriate ADC converter. This thesis refers to the 12-Bit SAR-ADC which is mainly used in electrocardiogram (ECG) measurement system. In order to be able to capture the probability of arrhythmia through monitoring and recording ECG for a long period of time, the specifications must be low power consumption. The ADC converter chip proposed by this study was implemented by the TSMC 0.18μm 1P6M standard CMOS process technology. The sample rate is 2000Hz in 500Hz signal bandwidth. The maximum design power is 30μW under 1.8V power supply.

中文摘要	I
ABSTRACT	II
目錄	III
圖目錄	V
表目錄	VII
第一章 緒論	1
1.1 研究背景	1
1.2 研究動機與目的	1
1.3 論文結構	5
第二章 類比數位轉換器的基本原理與架構分析	6
2.1 類比數位轉換器架構介紹與分析	6
2.1.1 快閃式類比數位轉換器 ( Flash or Parallel ADC )	6
2.1.2 管線式類比數位轉換器 ( Pipeline ADC )	8
2.1.3 逐漸趨近式類比數位轉換器 ( SAR ADC )	9
2.1.3.1 二位元搜尋演算法 ( Binary search algorithm )	10
2.1.4 遞迴式類比數位轉換器 ( Cyclic or Algorithmic ADC )	12
2.1.5 積分式類比數位轉換器 ( Integrating ADC )	14
2.2 類比數位轉換器基本原理	15
2.2.1 解析度 ( Resolution )	16
2.2.2 最小有效位元  ( Least Significant Bit, LSB )	17
2.2.3 量化誤差 ( Qμantization Error )	18
2.2.4 單調性 ( Monotonic ) 和非單調性 ( Non-Monotonic )	19
2.2.5 缺碼 ( Missing Code )	19
2.2.6 延遲時間 ( Latency )	19
2.2.7 微分非線性誤差 ( Differential Non-Linearity , DNL )	19
2.2.8 積分非線性誤差 ( Integral Non-Linearity ,INL )	20
2.2.9 信號雜訊比 ( Signal to Noise Ratio ,SNR )	20
2.2.10 信號雜訊失真比 ( Signal to Noise + Distortion Ratio )	22
2.2.11 有效位元 ( Effective Number of Bits , ENOB )	22
2.2.12 奈奎斯取樣定理 ( Nyquist Rate Method )	22
2.2.13 超取樣定理 ( Over-Sampling Method )	23
2.3 數位類比轉換器電路設計 ( DAC )	25
2.3.1 二元加權電阻式數位類比轉換器 ( Binary Weighted Resistor )	25
2.3.2 R-2R 階梯式數位類比轉換器 ( R-2R Ladder Resistor )	26
2.3.3 電容式數位類比轉換器 ( Charge-Redistribution )	27
2.3.4分裂式電容數位類比轉換器	29
第三章 逐漸趨近式類比數位轉換器的電路設計	30
3.1 逐漸趨近式類比數位轉換器基本架構	30
3.1.1 追蹤保持電路 ( Track and Hold,T/H )	31
3.1.1.1 取樣 MOS 開關	32
3.1.1.2 取樣 CMOS 開關 ( Complementary Transmission Switch )	33
3.1.1.3 假冒式開關 ( Dummy NMOS Switch )	35
3.1.1.4 追蹤保持電路設計	37
3.1.2 比較器電路設計	40
4.1 追蹤保持電路模擬結果	46
4.2 比較器模擬結果	48
4.3 逐漸趨近暫存式控制器模擬結果	51

圖目錄
圖 1.1 心臟結構圖	2
圖 1.2 雙極標準導程 I、II 及 III 聯接[2]	3
圖 2.1 快閃式類比數位轉換器架構圖	7
圖 2.2 管線式類比數位轉換器架構圖	9
圖 2.3 逐漸趨近式類比數位轉換器架構圖	10
圖 2.4 數位類比轉換器輸出電壓變化圖	11
圖 2.5 SAR ADC 轉換流程圖	12
圖 2.6 遞迴式類比數位轉換器架構圖	14
圖 2.7 積分式類比數位轉換器架構圖	15
圖 2.8 類比數位轉換器資料轉換過程	16
圖 2.9 理想的 3 位元 ADC 類比數位轉換關係	17
圖 2.10 轉換特性	18
圖 2.11 ADC 之量化誤差	18
圖 2.12 INL 、DNL 示意圖	20
圖 2.13 ( A ) 原始信號 ( B ) FS< 2FA 信號頻譜圖 ( C ) FS> 2FA信號頻譜圖	23
圖 2.14 量化雜訊功率頻譜密度圖	25
圖 2.15 二元加權電阻式數位類比轉換器	26
圖 2.16 R-2R 階梯式數位類比轉換器	27
圖 2.17 電容式數位類比轉換器	28
圖 2.18 分裂式電容數位類比轉換器	29
圖 3.1 逐漸趨近式類比數位轉換器方塊圖	30
圖 3.2 追蹤保持電路圖	33
圖 3.3 電荷注入效應	34
圖 3.4 互補式開關做取樣開關	35
圖 3.5 時脈饋入效應	36
圖 3.6 加入一個假冒式開關	37
圖 3.7 互補式開關+假冒式開關	38
圖 3.8 追蹤保持電路圖	39
圖 3.9 追蹤保持電路模擬結果	39
圖 3.10 重覆歸零比較器方塊圖	40
圖 3.11 重複歸零比較器電路	41
圖 3.12 一般逐漸趨近暫存式控制器	42
圖 3.13 十二位元逐漸趨近暫存式控制器	43
圖 3.14 NTH FLIP-FLOP 方塊圖	44
圖 4.1 TT 25° SFDR 功率頻譜圖	47
圖 4.2 FF 0°功率頻譜圖	47
圖 4.3 SS 75° 功率頻譜圖°	48
圖 4.4 比較器輸入位準1.4V	49
圖 4.5 比較器輸入位準 0.9V	50
圖 4.6 比較器輸入位準 0.4V	51
圖 4.7 SAR控制器對DAC模擬結果	52
圖 4.8 T/H 取樣電路輸出	53
圖 4.9 SAR DAC 輸出	55
圖 4.10 SAR-ADC TT 25°頻譜圖	56
圖 4.11 SAR-ADC FF 0°頻譜圖	56
圖 4.12 SAR-ADC SS 75°頻譜圖	57
 
表目錄
表 1.1 GENERAL BIOSIGNAL CHARACTERISTICS [3]	4
表 2.1 類比數位轉換器架構分析	6
表 3.1 十二位元逐漸趨近暫存式控制器執行動作順序	45
表 4.1 T/H 模擬結果	48
表 4.2 取樣電路輸出	54
表 4.3 功率消耗	57
表 4.4 整體電路效能	58
表 4.5 SAR ADC比較表	58

[1]陳德輝，心電圖學原理與實用，合記圖書出版社，台北市，民國七十五年七月四版。
[2]高謙次，心電圖學原理與應用，弘洋圖書有限公司，台北市，民國七十六年十月初版。
[3]J.H. van Bemmel and M.A. Musen, “Handbook of Medical Informatics, ” Springer., 1997.
[4]David A. Johns and Ken Martin, “Analog integrated circuit design, ” John Wiley & Sons Inc., 1997.
[5]Behzad Razavi, “Principle of Data Conversion System Design, ” Wiley-IEEE Press., 1995.
[6]S.H. Lewis and P.R. Gray, “A pipelined 5-Msample/s 9-bit analog-to-digital converter, ” Solid-State Circuits, IEEE Journal of , vol.22, no.6, pp. 954- 961, Dec 1987.
[7]S.Y. Chin and C.Y. Wu , “A CMOS ratio-independent and gain-insensitive algorithmic analog-to-digital converter, ” Solid-State Circuits, IEEE Journal of , vol.31, no.8, pp.1201-1207, Aug 1996.
[8]A.S. Sedra and K.C. Smith, “Microelectronic Circuits,” 5th Ed., Oxford University Press., 2003.
[9]P. E. Allen and D.R. Holberg, “CMOS Analog Circuit Design,” 2nd Ed. Oxford Press., 2002.
[10]S. Mortezapour and E.K.F. Lee, “A 1-V, 8-bit successive approximation ADC in standard CMOS process, ” Solid-State Circuits, IEEE Journal of , vol.35, no.4, pp.642-646, April 2000.
[11]C.J.B. Fayomi, G.W. Roberts, M. Sawan, “A 1-V, 10-bit rail-to-rail successive approximation analog-to-digital converter in standard 0.18 μm CMOS technology, ” Circuits and Systems, 2001. ISCAS 2001. The 2001 IEEE International Symposium on, vol.1, no., pp.460-463 vol. 1, 6-9 May 2001.
[12]H. Neubauer, T. Desel, H. Hauer, “A successive approximation A/D converter with 16 bit 200 kS/s in 0.6 μm CMOS using self calibration and low power techniques,” Electronics, Circuits and Systems, 2001. ICECS 2001. The 8th IEEE International Conference on , vol.2, no., pp.859-862 vol.2, 2001.
[13]S. Ogawa, K. Watanabe, “A switched-capacitor successive-approximation A/D converter, ” Instrumentation and Measurement, IEEE Transactions on , vol.42, no.4, pp.847-853, Aug 1993.
[14]Z. Zheng, U.K. Moon; J. Steensgaard, B. Wang, G.C. Temes, “Capacitor mismatch error cancellation technique for a successive approximation A/D converter, ” Circuits and Systems, 1999. ISCAS '99. Proceedings of the 1999 IEEE International Symposium on , vol.2, no., pp.326-329 vol.2, Jul 1999.
[15]Y. Chen, X. Zhu, H. Tamura, M. Kibune, Y. Tomita, T. Hamada, M. Yoshioka, K. Ishikawa, T. Takayama, J. Ogawa, S. Tsukamoto, and T. Kuroda, “Split Capacitor DAC Mismatch Calibration in Successive Approximation ADC, ” IEEE Custom Integrated Circuits Conf., pp. 279-282, Sep. 2009.
[16]Behzad Razavi, “Design of Analog CMOS Integrated Circuits, ” McGraw-Hill., 2003
[17]C. Eichenberger and W. Guggenbuhl, “Dummy transistor compensation of analog MOS switches, ” Solid-State Circuits, IEEE Journal of , vol.24, no.4, pp.1143-1146, Aug 1989.
[18]N. Verma and A.P. Chandrakasan, “A 25μW 100kS/s 12b ADC for Wireless Micro-Sensor Applications,” IEEE International Solid-State Circuits Conference, pp. 222-223, Feb. 2006.
[19]H.C. Hong, and G.M. Lee “A 65-fJ/Conversion-Step 0.9-V 200-kS/s Rail-to-Rail 8-bit Successive Approximation ADC,” IEEE Journal of Solid-State Circuits, vol. 42, no. 10, pp.2161-2168, Oct. 2007.
[20]F.David and Jr. Hoeschele, “Analog-to-digital and digital-to-analog conversion techniques,” Wiley-Interscience Publication., 1994.
[21]A. Rossi and G. Fucili, “Nonredundant successive approximation register for A/D converters , ” Electronics Letters , vol.32, no.12, pp.1055-1057, 6 Jun 1996.
[22]J.M. Lin, “Design of a 1-V 10-Bit Successive Approximation Analog-to-Digital Converter,” Institute of Electrical Engineering, National Chung Cheng University, 2007.
[23]M.K. Hsiao, “12-Bit low power SAR-ADC for ECG application, ” Department of Electrical Engineering, Tamkang University, 2011.