隨著各類電子產品輕薄短小的發展趨勢以及系統單晶片的特性，高速、高解析度及低功率消耗類比數位轉換器(Analog-to-Digital Converter, ADC)的設計變得更加困難，因此在設計電路時不僅需要解決降低功率消耗的問題，而且隨著先進製程的演變，電晶體越來越小，其漏電流的情況變得更加嚴重，導致應用在高速及高解析度的運算放大器(Operation Amplifier)，必須加入更多其他電路來解決這些問題，增加了類比電路設計的困難。
    本篇論文提出了一個新的類比轉數位三角積分調變器(Delta-Sigma Modulator, DSM)架構，採用四組傳統回授二階串接的多位元三角積分調變器架構，以時間交錯(Time-interleaved)及雜訊耦合(Noise-coupled)的方法，將傳統單一操作頻率快速的路徑降低成四組只需傳統的四分之一低速路徑來實現。此外，此新架構還比傳統的二階架構多增加一階的雜訊移頻(Noise-shaping)，並藉由運算放大器之增益來調整零點位置。使用此新架構不僅能降低運算放大器的需求，解決了類比電路的複雜度，並且在相同的訊號頻寬(Signal-Bandwidth)下，其解析度和輸入動態範圍(Input Dynamic Range)比傳統的單迴路串接高，而功率消耗也較低。
    實現上，以TSMC 0.18μm 1P6M 標準製程來實現電路，其工作電壓為1.8V，頻寬為25kHz，取樣頻率為3.2MHz，超取樣比為64。輸入動態範圍為104dB，而最大的訊號雜訊失真比為100.27dB，類比功率消耗為2.2mW，數位功率消耗為1.3mW，晶片面積為1.963μm×1.80048μm。

As the proceeding progress of the CMOS process technique and the varieties of consumer electronic product requirements nowadays, the designs of high speed and high performance ADCs become very difficult. Due to the decreasing breakdown voltage of the gate, the leakage current condition becomes serious, and it results in requiring additional circuits for calibration.
  In this thesis we proposed a new four-channel second-order DSM with time-interleaved and noise-coupled techniques to improve the performance. This method not only decreases the speed to relax the opamps specification but increases the noise-shaping by one-order more. Besides, the system zero can be moved to optimize the system performance by the proposed technique of non-ideal opamps DC gain. The SNDR and dynamic range of the proposed DSM is better than that of the conventional single loop DSM with lower power dissipation.
  The chip was implemented by the TSMC 0.18μm 1P6M standard CMOS process technology. The post-simulation results indicate that this time-interleaved DSM has a SNDR of 100dB and a dynamic range of 104dB with 3.2MHz sampling rate in 25kHz signal bandwidth. The power dissipation of the proposed architecture is 2.2mW in the analog part and 1.3mW in the digital part under 1.8V power supply.

中文摘要	I
英文摘要	II
內文目錄	III
圖表目錄	VII

第一章 概論	1
1.1 研究背景與動機	1
1.2 設計流程	4
1.3 論文架構	6

第二章 三角積分調變器之基本原理	7
2.1 前言	7
2.2 量化器	7
2.2.1 一位元量化器	7
2.2.2 多位元量化器	9
2.2.2.1 均勻量化之方法	9
2.2.2.2 非理想因素	11
2.2.3 量化誤差	12
2.3 奈奎氏取樣定理	13
2.4 超取樣技術	14
2.5 雜訊移頻	16
2.5.1 一階之雜訊移頻	18
2.5.2 二階之雜訊移頻	20
2.5.3 高階之雜訊移頻	22
2.5.3.1 單迴路串接	23
2.5.3.2 多級串接(MASH)	24

第三章 多重速度之訊號處理	25
3.1 前言	25
3.2 降頻與倍頻	25
3.2.1時域	26
3.2.2頻域	27
3.3 多相有限脈衝響應濾波器之架構	29
3.3.1 基本架構	29
3.3.2 架構之等效	31
3.3.3 時間交錯三角積分器轉移函式之推導	32

第四章 時間交錯之三角積分調變器	35
4.1 前言	35
4.2 各種架構之探討	36
4.3 系統架構	39
4.3.1 架構推導	39
4.3.2 簡化架構	43
4.3.3 系統穩定度之分析	44
4.3.4 最佳化零點位置	46
4.4 實現系統架構之模擬驗證	48
4.4.1 數學模型之等效與模擬	48
4.4.2 非理想運算放大器	50
4.4.3 係數偏異	52
4.4.4 不匹配之通道	52

第五章 電路設計與模擬	54
5.1 前言	54
5.2 運算放大器及偏壓電路	56
5.3 共模回授電路	58
5.4 交換式電容電路	59
5.5 量化器電路	61
5.6 非重疊時脈產生器	64
5.7 資料權重平均電路	65
5.8 系統電路模擬	66

第六章 佈局與結果比較	69
第七章 量測考量	72
第八章 結論與未來展望	74

參考文獻	75

圖表目錄

圖目錄
圖1.1 各種ADC架構之應用範圍	1
圖1.2 三角積分調變器之內部架構	3
圖1.3 晶片設計流程圖	5
圖2.1 一位元量化器及量化誤差	8
圖2.2 實際量化電路之轉移曲線	9
圖2.3 MID-RISE量化和量化誤差	10
圖2.4 MID-TREAD量化和量化誤差	11
圖2.5 多位元量化器之非線性	12
圖2.6 量化誤差之機率密度函數分布	12
圖2.7 奈奎式取樣率之頻譜	14
圖2.8 超取樣轉換器之架構	15
圖2.9 經由低通濾波器後之功率頻譜密度	15
圖2.10 三角積分調變器之架構	16
圖2.11 三角積分調變器之數學模型	17
圖2.12 一階之三角積分調變器架構	18
圖2.13 傳統二階三角積分調變器	21
圖2.14 一階及二階雜訊移頻之功率頻譜密度	22
圖2.15 各種階數及OSR下之效能	23
圖2.16 簡單之多級串接架構	24
圖3.1 倍頻器之模型	26
圖3.2 資料在倍頻器時域上輸入與輸出之關係	26
圖3.3 降頻器之模型	27
圖3.4 資料在降頻器時域上輸入與輸出之關係	27
圖3.5 倍頻器在頻域上之響應	28
圖3.6 降頻器在頻域上之響應	29
圖3.7 多相系統並接之架構	30
圖3.8 簡單之雙級並接架構	30
圖3.9 雙通道鏡射濾波器之架構	32
圖3.10 雙通道之等效架構	32
圖3.11 基本雙通道系統	33
圖3.12 比較雜訊轉移函式在頻譜上之大小	34
圖4.1 簡單平行式時間交錯三角積分調變器架構	36
圖4.2 簡單平行式三角積分調變器之頻譜	37
圖4.3 數位補償之二階架構	39
圖4.4 訊號量化後經數學模型之變化	41
圖4.5 系統架構	41
圖4.6 輸出功率頻譜密度之比較	42
圖4.7 簡化系統架構	43
圖4.8 比較兩架構之NTF大小	44
圖4.9 系統極點及零點之分析	45
圖4.10 運算放大器增益變動之極零點位置	46
圖4.11 運算放大器增益變動之功率頻譜密度	47
圖4.12 系統架構數學模型之等效	49
圖4.13 系統Z轉換之等效	49
圖4.14 積分器之輸出擺幅	49
圖4.15 功率頻譜密度	50
圖4.16 輸入動態範圍	50
圖4.17 運算放大器增益對效能之影響	51
圖4.18 運算放大器之有限頻寬	51
圖4.19 運算放大器之有限迴轉率	51
圖4.20 回授係數變異	52
圖4.21 不匹配之通道	53
圖5.1 系統電路之實現	55
圖5.2 伸縮疊接運算放大器及偏壓電路	56
圖5.3 運算放大器之模擬	58
圖5.4 共模回授電路	59
圖5.5 交換式電容電路	59
圖5.6 雜訊耦合之電路及時序	60
圖5.7 互補式開關導通阻抗	60
圖5.8 量化器電路	61
圖5.9 差動對之比較器	61
圖5.10 比較器之遲滯曲線	62
圖5.11 量化器階數之模擬	63
圖5.12 非重疊時脈產生器	64
圖5.13 資料權重平均電路	65
圖5.14 系統電路之功率頻譜密度	66
圖5.15 系統電路與BEHAVIOR功率頻譜密度之比較	67
圖5.16 零點位置之效能比較	68
圖5.17 電阻和電容變異對解析度之影響	68
圖6.1 電路元件佈局圖	70
圖6.2 晶片LAYOUT圖	70
圖7.1 量測環境之設定	72
圖7.2 儀器之等效電路	73
圖7.3 濾波電路及偏壓電路	73


表目錄
表1.1 三角積分調變器之各項比較	2
表3.1 各點資料與輸入之關係	31
表4.1 各種架構之比較	38
表4.2 運算放大器增益對解析度之影響	47
表4.3 系統規格需求	48
表5.1 運算放大器之規格設計	57
表5.2 比較器之規格設計	63
表6.1 晶片規格表	70
表6.2 文獻比較表	71

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[35]	陳碩超，低電壓寬頻三角積分調變器之設計︰淡江大學碩士論文，民國97年。