由於現今晶片的使用頻繁，製程技術也越來越先進，電路系統中的時脈訊號已越來越快，而在晶片內部的非理想效應會使相位產生誤差與延遲，這個問題可能會嚴重影響整個系統的效能。因此，數位系統電路整合的同步性也變得相對重要，尤其在高速運算的系統中，時脈偏移(clock skew)將是決定系統性能優劣的重要因素。時脈同步的技術通常透過鎖相迴路(Phase-Locked Loop，PLL)以及延遲鎖定迴路(Delay-Locked Loop，DLL)來消除時脈偏移，增加電路穩定度，可以產生穩定的輸出振盪頻率，以降低產品成本並增加產品競爭力。而延遲鎖定迴路(DLL)本身的抖動(jitter)以及穩定度方面表現比鎖相迴路(PLL)好。
    延遲鎖定迴路(DLL)已經被廣泛運用在需要時脈操作的電路上，像是同步動態記憶體（SDRAM）、類比數位轉換器（ADC）、數位信號處理器（DSP）等，都可以用延遲鎖定迴路(DLL)來提供一個穩定的系統時脈，讓電路可以達到預期的性能。然而傳統架構的延遲鎖定迴路(DLL)還是有缺點存在，例如鎖定範圍太小，鎖定時間太長，多餘的DC Current...等等，現今又追求著低功耗及穩定的輸出，所以能快速鎖定且低耗能的延遲鎖定迴路，應是一個值得的研究方向。
    本論文亦將從快速鎖定(Fast-Locking)、多頻率輸出(Multi-Frequency Outputs)及低功耗(Low power)三項特點同時進行考量已達到改善延遲鎖定迴路(DLL)的目標。我們所提出的延遲鎖定迴路(DLL)架構，利用0.18μm 1P6M CMOS製程設計且操作電壓1.8 V，輸入參考頻率為0.1 GHz而輸出時脈分別為0.2 GHz、0.4 GHz、0.8 GHz及1.6 GHz。

Due to the frequent use of the current chip, process technology is also more advanced, the clock signals in circuit system has been faster, and non-ideal effects within the chip will produce phase error and delay. This problem can seriously affect the overall system performance. Therefore, the clock synchronization of the digital system circuit becomes more important, especially in high-speed computing systems, the clock skew will be an important factor to determine the performance of the system. Clock synchronization technology usually through the phase-locked loop (PLL) and delay-locked loop (DLL) to eliminate the clock offset, increase the circuit stability, can produce a stable output oscillation frequency, and reduce product costs to increase product competitiveness. The jitter and stability of DLL is better than PLL.
    DLL has been widely used in the clock circuits, such as synchronous dynamic RAM (SDRAM), analog-to-digital converter (ADC), digital signal processor (DSP), etc., All of them can use the DLL to provide a stable system clock, so that the circuit can achieve the desired performance. However, there are still some disadvantages existing in traditional DLLs, such as small locking range, long locking time, redundant DC Current, etc. Today's circuits are pursuing low power and stable output. Thus, quickly lock and low power of DLL are a worthy research direction.
    In this paper, we will improve the DLL by considering the characteristics of fast-Locking, multi-frequency outputs and low power at the same time. The proposed DLL architecture is based on  0.18μm 1P6M CMOS process with an operating voltage of 1.8 V, input reference frequency is 0.1 GHz and output clocks are 0.2 GHz, 0.4 GHz, 0.8 GHz, and 1.6 GHz.

致  謝	I
中文摘要	III
英文摘要	IV
目錄	VI
圖目錄	IX
表目錄	XIV
第一章 序論	1
1.1 背景	1
1.2 研究動機	2
1.3 論文架構	3
第二章 傳統延遲鎖定迴路架構原理與探討	5
2.1 傳統延遲鎖定迴路架構介紹	5
2.1.1 相位偵測器(PD)	6
2.1.2 充電幫浦(CP)與迴路濾波器(LF)	9
2.1.3 電壓控制延遲線(VCDL)	11
2.2 延遲鎖定迴路設計考量	13
2.2.1 鎖定範圍討論	13
2.2.2 系統穩定性分析	16
2.2.3 時脈抖動(Jitter)	21
第三章 具粗、細調快鎖式延遲鎖定迴路設計	25
3.1 傳統架構的延遲鎖定迴路操作原理	26
3.2 新型延遲鎖定迴路之設計	28
3.2.1 零死區相位偵測器(ZDZPD)	28
3.2.2 改良式相位偵測器(MPD)	30
3.2.3 突波消除電路(GE)	32
3.2.4 改良式充電幫浦(MCP)	33
3.2.5 電壓控制延遲線(VCDL)	38
3.2.6 電源啟動重置電路(POR)	40
3.3 電路模擬與佈局	41
3.3.1 零死區相位偵測器(ZDZPD)模擬結果	42
3.3.2 改良式相位偵測器(MPD)模擬結果	42
3.3.3 突波消除電路(GE)模擬結果	45
3.3.4 改良式充電幫浦(MCP)模擬結果	46
3.3.5 電壓控制延遲線(VCDL)模擬結果	47
3.3.6 具粗、細調快鎖式的延遲鎖定迴路系統模擬與佈局	49
3.4 量測考量與結果	55
第四章 具新型充電幫浦及突波消除電路之多頻率輸出延遲鎖定迴路	61
4.1 基於延遲鎖定迴路之倍頻器介紹	61
4.1.1 倍頻器介紹	61
4.1.2 基於延遲鎖定迴路之倍頻器[12]	62
4.2 具新型充電幫浦及突波消除電路之多頻率輸出延遲鎖定迴路設計	66
4.2.1 核心延遲鎖定迴路	66
4.2.2 相位內插電路(PI)	67
4.2.3 相位合成電路(PC)	69
4.3 電路模擬與佈局	72
4.3.1 全系統模擬結果	74
4.3.2 文獻比較	80
4.4 量測考量與結果	81
第五章 結論與未來研究方向	89
參考文獻	90

圖 1.1系統時脈同步	1
圖 2.1傳統的延遲鎖定迴路方塊圖	5
圖 2.2相位偵測器(a)方塊圖 (b)特性圖	6
圖 2.3以XOR當相位偵測器(a)示意圖 (b)時序圖	7
圖 2.4死區(Dead zone)	7
圖 2.5三態相位偵測器(a)電路 (b)狀態圖	8
圖 2.6充電幫浦(a)示意圖 (b)時序圖	9
圖 2.7電壓控制延遲線架構圖	11
圖 2.8時間常數RC控制之延遲元件	12
圖 2.9可變電容之延遲元件	12
圖 2.10鎖定失敗(a)最小延遲狀態 (b)最大延遲狀態	14
圖 2.11諧波鎖定	15
圖 2.12傳統延遲鎖定迴路的線性模型	17
圖 2.13具輸入雜訊的延遲鎖定迴路(a)線性模型 (b)波德圖	19
圖 2.14具電源與基板雜訊的延遲鎖定迴路(a)線性模型 (b)波德圖	20
圖 2.15時脈抖動	21
圖 2.16雜訊累積(a)振盪器 (b)延遲線	21
圖 2.17週期抖動	22
圖 2.18週期循環對週期循環時脈抖動	23
圖 2.19長期時脈抖動	24
圖 3.1傳統的延遲鎖定迴路方塊圖	26
圖 3.2延遲鎖定迴路鎖定波形圖	27
圖 3.3具粗、細調快鎖式的延遲鎖定迴路架構圖	28
圖 3.4零死區相位偵測器(Zero Dead Zone Phase Detector)電路	29
圖 3.5零死區相位偵測器(Zero Dead-Zone Phase Detector)時序圖	29
圖 3.6改良式相位偵測器(Modified Phase Detector)電路圖	31
圖 3.7突波消除電路(Glitch Elimination Circuit)	33
圖 3.8改良式充電幫浦(Modified Charge Pump)電路圖	34
圖 3.9無電流補償之傳統充電幫浦充/放電電流特性曲線圖	35
圖 3.10電流補償充電幫浦充/放電電流特性曲線圖	35
圖 3.11通道長度調變的影響	36
圖 3.12改良式充電幫浦充/放電電流特性曲線圖	37
圖 3.13傳統與改良式充電幫浦之充/放電電流特性曲線比較圖	37
圖 3.14電壓控制延遲線的偏壓電路圖	39
圖 3.15電壓控制延遲線電路圖	39
圖 3.16電源啟動重置電路圖	40
圖 3.17具粗、細調快鎖式的延遲鎖定迴路架構圖	41
圖 3.18零死區相位偵測器操作模擬圖	42
圖 3.19改良式相位偵測器操作模擬圖	43
圖 3.20改良式相位偵測器操作模擬放大圖	43
圖 3.21改良式相位偵測器操作模擬放大圖	44
圖 3.22突波消除電路操作模擬圖	45
圖 3.23傳統充電幫浦之充/放電電流特性曲線圖與其誤差量	46
圖 3.24改良式充電幫浦之充/放電電流特性曲線圖與其誤差量	47
圖 3.25改良式充電幫浦之三路徑充/放電電流特性曲線圖與其誤差量	47
圖 3.26電壓控制延遲線模擬圖Q0-Q15	48
圖 3.27電壓控制延遲線各相位延遲量TT	48
圖 3.28電壓控制延遲線各相位延遲量SS	49
圖 3.29電壓控制延遲線各相位延遲量FF	49
圖 3.30電路佈局圖	50
圖 3.31電路佈局相對位置圖	50
圖 3.32延遲鎖定迴路追鎖至鎖定時之電壓Vctrl曲線圖(TT)	51
圖 3.33鎖定後參考時脈(Fin)與回授時脈(FFB)相位誤差量圖(TT)	51
圖 3.34延遲鎖定迴路追鎖至鎖定時之電壓Vctrl曲線圖(FF)	52
圖 3.35鎖定後參考時脈(Fin)與回授時脈(FFB)相位誤差量圖(FF)	52
圖 3.36延遲鎖定迴路追鎖至鎖定時之電壓Vctrl曲線圖(SS)	53
圖 3.37鎖定後參考時脈(Fin)與回授時脈(FFB)相位誤差量圖(SS)	53
圖 3.38傳統與具粗細調快鎖式延遲鎖定迴路之鎖定時間比較	54
圖 3.39量測儀器與晶片腳位之量測環境連接圖	56
圖 3.40輸出入之Bonding Wire模組等效電路圖	56
圖 3.41穩壓器LM317電路圖	56
圖 3.42延遲鎖定迴路鎖定狀態	57
圖 3.43參考時脈(Fin)與回授時脈(FFB)之相位誤差量	57
圖 3.44鎖定後回授時脈的時脈抖動	58
圖 3.45延遲鎖定迴路之功率消耗	58
圖 3.46晶片微影圖	59
圖 3.47量測電路板正反面(PCB)	60
圖 3.48量測電路板電路圖	60
圖 4.1頻率倍乘器示意圖	62
圖 4.2頻率倍乘器時序圖	62
圖 4.3基於延遲鎖定迴路之倍頻器電路圖	63
圖 4.4倍頻器電路圖	64
圖 4.5具新型充電幫浦及突波消除電路	66
圖 4.6核心延遲鎖定迴路方塊圖	67
圖 4.7相位內插電路圖	68
圖 4.8相位內插電路時序圖	68
圖 4.9相位內插模擬圖	69
圖 4.10相位合成電路圖(兩倍頻)	70
圖 4.11相位合成時序圖(兩倍頻)	71
圖 4.12相位內插電路模擬圖	72
圖 4.13具新型充電幫浦及突波消除電路之多頻率輸出延遲鎖定迴路	73
圖 4.14電路佈局圖	73
圖 4.15電路佈局相對位置圖	74
圖 4.16 (a)全系統鎖定情況 (b)鎖定放大圖	75
圖 4.17回授時脈FFB及輸出之兩倍頻之頻率	75
圖 4.18輸出之四倍頻之頻率	76
圖 4.19輸出之(a)八倍頻 (b)十六倍頻之spectrum	77
圖 4.20 (a)回授時脈FFB之眼圖 (b)眼圖放大圖	78
圖 4.21系統之晶片微影圖	81
圖 4.22量測儀器與晶片腳位之量測環境連接圖	82
圖 4.23穩壓電路LM317電路圖	82
圖 4.24量測環境考量(a)實際環境 (b)環境對應之等效寄生效應	83
圖 4.25後端之Bias Tee電路與高通濾波電路	83
圖 4.26晶片鎊線圖	84
圖 4.27量測環境	84
圖 4.28參考時脈與回授時脈鎖定情況	85
圖 4.29回授時脈Jitter	85
圖 4.30輸出訊號F2(200MHz)之振幅與頻率	86
圖 4.31輸出訊號F2(200MHz)之Jitter	86
圖 4.32輸出訊號F4(400MHz)之spectrum	87
圖 4.33輸出訊號F8(800MHz)之spectrum	87
圖 4.34輸出訊號F16(1.6GHz)之spectrum	88

表 3.1延遲鎖定迴路Post-Layout Simulation規格表	55
表 3.2晶片量測結果歸納	59
表 4.1文獻[12]量測結果歸納	64
表 4.2各倍率之相位序列	71
表 4.3全系統之模擬規格表	79
表 4.4文獻比較表	80
表 4.5 預計規格與實測結果	88

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