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系統識別號 U0002-2607200502195200
中文論文名稱 UART介面的記憶體架構平台設計
英文論文名稱 Design of Memory Architecture with UART
校院名稱 淡江大學
系所名稱(中) 電機工程學系碩士班
系所名稱(英) Department of Electrical Engineering
學年度 93
學期 2
出版年 94
研究生中文姓名 賴俊鳴
研究生英文姓名 Chun-Ming Lai
學號 791350167
學位類別 碩士
語文別 中文
口試日期 2005-06-13
論文頁數 49頁
口試委員 指導教授-簡丞志
指導教授-周永山
委員-鄭智湧
委員-陳明達
中文關鍵字 快閃記憶體 
英文關鍵字 Flash Memory  UART  FPGA  Storage 
學科別分類 學科別應用科學電機及電子
中文摘要 目前手持式或是嵌入式電子產品的市場趨向以慢慢趨向複合性多功能,雖然功能上的需求越來越多,但產品價格卻相對的必須越來越低才能具市場競爭力。在這些產品裡佔有較高需求與高成本的零件當屬記憶體;從早期的以SRAM和Nor Flash為主;漸漸進步為SRAM+ Nor Flash+ NAND Flash再慢慢變成為以NAND Flash和DRAM為主幹。
本論文的研究目的在於發展低成本與簡易介面構成之記憶體架構,以方便未來不要求高速與影像處理的電子產品可以MCU〈如8051之micro-controller〉來進行產品開發。
為能應用在一般的MCU 8-bits micro-controller上,因此考量以串列的介面為主,即UART為介面傳輸;並以此介面結合低價的NAND Flash,以構成所需之大容量記憶體架構。而應用此UART的優點為未來只需加強UART的傳輸速率即可達成高速存取的目的。
本論文目的的實現主要將使用8051 MCU、Altera FPGA、及NAND Flash快閃記憶體三種主要元件所組成的單元來完成硬體平台架構設計,並利用實體驗證的結果來引證本文所提出之記憶體架構及使用之UART介面是否可行。
英文摘要 The market of the handheld device or the embedded electronic product trend are compounding function at present, and needs functions more and more, product cost has been trending down to have market competitiveness . Occupy than the high demand in these products and the expensive part is storage devices. From rely mainly on SRAM and Nor Flash early; it is become for SRAM+ NAND Flash+ Nor Flash, to progress gradually for as the backbone with NAND Flash and DRAM.
The research purpose of this paper in developing storage device architecture that cost-efficient and simple and easy interface form, the storage devices can be used in MCU and that do not require high speed performance and high video performance when we develop electronic product.
In order to apply it to general MCU 8bits micro-controller , so consider the interface that transfer must used easy and usually, like UART. And combine NAND Flash of the low price with this interface, in order to form necessary large capacity storage device architecture. And if we want to upgrade the transfer rate in the future, we just upgrade the baud-rate in UART.
The realization of this paper purpose will use 8051 MCU , Altera FPGA, and NAND Flash to carry out the platform design of the hardware, and it is feasible to make use of result that the entity proves to quote storing device structure with UART interface used that this paper put forward as proof.
論文目次 摘要 I
ABSTRACT III
圖目錄 VII
第一章緒論 1
1.1 研究背景 1
1.2 研究動機與目的 2
1.3 論文結構 3
第二章 快閃記憶卡之簡介 4
2.1 快閃記憶體的介紹 4
2.2 快閃記憶體之動作原理 5
2.2.1 快閃記憶體的外觀及腳位功能定義 5
2.2.2 快閃記憶體動作模式 8
2.2.2.1 資料抹除〈ERASE〉 8
2.2.2.2 編程〈PROGRAM〉 11
2.2.2.3 資料讀取〈READ〉 12
2.3 快閃記憶體使用的注意事項 13
2.4 結論 13
第三章 UART介面的記憶體架構 14
3.1 簡介 14
3.2 UART介面的記憶體架構之特色 15
3.2.1 UART介面的記憶體架構之優點 15
3.2.2 UART介面的記憶體的接腳功能定義 16
3.3 UART介面的記憶體之架構 17
3.3.1 串列資料傳送模式架構 18
3.4 軟體架構之簡介 19
3.4.1 命令控制模式 21
3.4.2 資料傳送模式 25
3.5 記憶體晶片之檔案管理模式簡介 27
3.5.1 磁碟規劃管理系統簡介 27
3.5.2 FAT之叢集簡介 28
3.5.3 檔案配置表之簡介 30
3.5.7 記憶體晶片之記憶檔案格式化 30
3.6 結論 31
第四章 UART介面的記憶體架構開發平台驗證 33
4.1 UART介面的記憶體晶片開發驗證之流程 33
4.2 硬體開發平台之簡介 35
4.3 硬體開發平台線路 37
4.4.1 命令控制模式模擬驗證 42
4.4.2 記憶體資料抹除模擬驗證 42
4.4.3 記憶體資料寫入模擬驗證 44
4.4.4 記憶體資料讀取模擬驗證 44
4.5 快閃記憶晶片開發平台之實體驗證 45
4.6 結論 45
第五章 總結與未來展望 47
參考文獻 48


圖目錄
圖2-1 快閃記憶體外觀...................................... 6
圖2-2 快閃記憶體內部 Block 架構............................ 9
圖2-3 Erase 流程架構...................................... 10
圖2-5 Program Flow Char .................................. 12
圖2-6 Read Flow Char ..................................... 13
圖3.2 串列資料傳送模式參考方塊圖......................... 18
圖3.3 Multiple Device 串列資料傳送模式參考方塊圖.......... 19
圖3.4 軟體架構圖......................................... 20
圖3.5 命令控制指令之協定................................. 22
圖3.6 串列通訊資料格式................................... 22
圖3.7 快閃記憶晶片之操作模式狀態圖....................... 23
圖3.8 DEVICE 電源開啟認證流程圖............................ 24
圖3.9 系統寫入檔案資料流程圖............................. 25
圖3.10 系統讀取檔案資料流程圖............................ 26
圖3.11 系統刪除檔案資料流程圖............................ 27
圖3.12 磁碟FAT 格式化後內容.............................. 28
圖3.13 快閃記憶晶片之格式化流程圖........................ 31
圖4.1 快閃記憶晶片開發驗證之流程圖....................... 35
圖4.2 快閃記憶晶片開發平台之架構圖....................... 36
圖4.3 快閃記憶晶片開發平台之實體電路板................... 37
圖4-4 快閃記憶體晶片開發平台線路......................... 41
圖4-5 命令控制模式驗證結果............................... 42
圖4-6-1 記憶體資料抹除驗證(1) ............................ 43
圖4-6-2 記憶體資料抹除驗證(2) ............................ 43
圖4-7 記憶體資料寫入驗證................................. 44
圖4-8 記憶體資料讀取驗證................................. 45



表目錄
表1.1 記憶卡的產品規格.................................... 2
表3.1 UART 介面的記憶體接腳定義........................... 16
表3.2 智慧型串列式快閃記憶晶片指令表..................... 21
表3.3 FAT16 (Cluster)叢集大小............................ 28
表3.4 FAT16 和FA32 叢集比較表............................ 29
參考文獻 [1] MS-DOS設備驅動程式之設計,Robert S. Lai / The Waite Group著, 張錫正譯,文京圖書有限公司,民國84年。
[2] VHDL與FPGA設計,胡振華著,全華科技圖書股份有限公司,民國90年
[3] Verilog硬體描述語言數位電路設計實務,鄭信源著,儒林圖書有限公司,民國91年。
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[7] Yi-Hsiu Chen, Design of a Test bench for Secure Digital Card
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[8] Yi-Fang Wei, Data Transfer Block Design for SD Controller,
Master’s thesis, Dept. of Electronic
Engineering, Tamkang Unvi., Taiwan, ROC, 2004.
[9] http://www.altera.com/literature/lit-acx.jsp
[10] http://www.renesas.com/eng/products/flashcard/mmc/index.html
[11] http://www.samsung.com/Products/Semiconductor/Flash/Index.htm
[12] http://www.toshiba.com/taec/components/Datasheet/TC58DVG02A1FT_030110.pdf
[13] http://www.microsoft.com
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