隨著製程進步與消費型電子裝置的蓬勃發展，具有高續航力的規格是電子裝置一直以來都被重視的設計考量，為了提升電子裝置之續航力，除了增加電池或能源之可靠度外，在設計電路時下修操作電壓之需求來減少電路內部所消耗之功率為最直接的管道，因此，系統單晶片內之操作電壓不斷下降是時代進步的一大趨勢。近年內，高效能之電源管理系統在系統單晶片內也漸漸成為不可或缺的角色，藉由高效能之電源管理系統，針對全系統之操作狀態來控管系統單晶片之操作速度與功率消耗，在各種不同的狀態下使全系統電路得以發揮最佳化的表現。本篇論文將根據電源管理系統首要強調之快速反應時間與高電流效率為設計考量，於90奈米 CMOS製程下採用數位式控制的方式設計一超低電壓快鎖式數位控制低壓降線性穩壓器，完成適用於超低電壓系統單晶片內之高穩定性數位電路電壓源。在超低供應電壓以及較為前瞻之規格設定下，應用於超低電壓操作之電路設計成為本論文之重要議題，因此本論文將針對90奈米 CMOS製程下的MOS元件與靜態邏輯電路之各種特性參數與設計方式進行分析，並提出最佳設計考量。
    本篇論文之電路設計結合了數位控制變頻振盪電路、數位誤差偵測電路、數位邏輯控制單元、以及PMOS電源電晶體陣列四大區塊，並且運用快速鎖定機制降低系統於追鎖模式與穩壓模式時所需之暫態響應時間以及靜態電流。其中，數位控制變頻振盪電路提供全系統於追鎖模式與穩壓模式時所需之系統最佳化時脈。利用電壓控制延遲線電路與相位偵測器所組成之數位誤差偵測電路決定了穩壓器輸出電壓之可靠度及精準度。數位邏輯控制單元則由多種數位邏輯電路與十二位元上下數計數器構成，負責將數位誤差偵測電路輸出之偵測結果運算成模式判斷控制訊號與高解析度之PMOS電源電晶體陣列數位控制訊號，控制PMOS電源電晶體陣列使輸出電壓達到穩定0.3V之正負1%誤差內的預期規格，並且達到輸出電流之輕重載設計要求。本電路所使用的快速鎖定機制乃是透過穩壓器操作模式之判斷結果，使數位控制變頻振盪電路得以針對穩壓器當下之操作模式輸出最佳化系統效率之內部時脈訊號(頻寬範圍約0.7MHz至25MHz)，提供給全系統之電路使用，另外，不需由外部輸入系統運作時脈的設計方式讓此穩壓器之使用者免於煩惱外部輸入時脈頻率設定的問題，使穩壓器能夠針對各種操作模式發揮最佳的效率。
    當全系統模擬於TT、FF、SS三種製程偏異與0°C、27°C、75°C三種溫度偏異下，輸出電壓皆符合預期之規格，而本論文之設計規格如下，系統之輸入電壓及操作電壓為0.35V，輸出電壓為0.3V(誤差小於±1%)，最大負載電流為2.4mA，與精準度有關的負載調節率於TT製程下小於1.4mV/mA，操作溫度於0°C時最為精準，可達到0.138mV/mA，線性調節率於重載時可達到4.286mV/V，另外，在各種操作環境下，輸出電壓於追鎖狀態時的暫態響應時間皆小於200μs，且系統內部不需任何補償電容、電阻或電感等類比電路元件，全系統之電流效率高達99.8%以上。總結上述，本設計適用於整合在超低電壓系統單晶片內之高穩定性數位電路電壓源。

With the advance of process and the growth in demand of automobile electronic devices, portable electronic devices, and wearable electronic devices, supply voltage of System-on-a-Chip (SoC) significantly decreased. The purpose of this paper is according to the most important consideration of power management system design, fast load transient response and high current efficiency, to design a fast-locked digitally controlled low-dropout regulator (FDLDO) in ultra-low voltage input and 90nm CMOS process.
The traditional LDO is difficult to design and develop under ultra-low supply voltage due to impact of voltage headroom. On the contrary, the digitally controlled LDO could be easier operated at ultra-low supply voltage. In 90nm CMOS process, standard input voltage is 1V, even the input voltage decrease to 0.35V, the output voltage can still be 0.3V in this design. Therefore, circuits which can be operated in ultra-low voltage has become an important topic of this paper. In order to facilitate designing circuits in ultra-low voltage input, there is Monte Carlo analysis of the parameter characteristics and design consideration in 90nm CMOS process at the third chapter of this paper.
The proposed FDLDO is composed of digitally controlled oscillator, digital error detector, digital logic control unit, and power PMOS array. By integrated four parts, and utilizing fast-locked control mechanism to reduce the settling time of load transient response and the quiescent current, the proposed FDLDO is suitable for ultra-low voltage System-on-a-Chip applications. The output voltage feedback to voltage controlled delay line for error detection with reference voltage, then, two phases with different delay time will input to phase detector for generating initial control signals. After pulse amplifier and digital logic control unit, mode selection signal and the counter control signals will be generated. Mode selection signal input to the digitally controlled oscillator for producing the optimal clock signal (700KHz–20MHz) to digital error detector and digital logic control unit. The counter control signals make the 12-bits up/down counter generate power PMOS array control signals with high resolution, to control the output voltage increase or decrease.
This design can be operated at TT, FF, and SS regions and different temperature situation of 0°C, 27°C, and 75°C through simulations. The input voltage is set at 0.35V, and the output voltage is set at 0.3V with error less than ±1% of 0.3V. The maximum load current is 2.4mA, load regulation is less than 1.4mV/mA, line regulation is 4.286mV/V at 2.4mA, 14.285mV/V at 240uA, and current efficiency is 99.8%.

目錄

中文摘要	I
英文摘要	II
目錄	III
圖目錄	VII
表目錄	XII
第一章  緒論	1
1.1 研究背景與動機	1
1.2 設計流程	5
1.3 論文架構	7
第二章  低壓降線性穩壓器介紹	8
2.1低壓降線性穩壓器操作原理	8
2.2低壓降線性穩壓器之特性參數	10
2.2.1輸出電壓差	10
2.2.2靜態電流	11
2.2.3線性調節率	12
2.2.4負載調節率	13
2.2.5電源效率	15
2.2.6輸出準確率	16
2.3穩定性分析	18
2.3.1暫態響應	22
2.3.2頻率響應	24
2.4文獻分析	28
2.4.1具適應式偏壓網絡之LDO穩壓電路	28
2.4.2具有輔助推拉輸出級之低功耗快速鎖定低壓降穩壓電路	30
2.4.3使用移位暫存器控制之數位式低壓降線性穩壓器	31
2.4.4具有PLL調整、快速DVS電源管理之數位式低壓降線性器	32
2.4.5強化抑制電源雜訊能力之數位式LDO穩壓電路	33
2.4.6具快速轉態及自動調整之數位式LDO穩壓電路	35
2.4.7使用壓控延遲線與相位偵測判斷之數位是LDO穩壓電路	36
2.4.8使用LDO穩壓電路之超低功耗電源管理系統	37
第三章  應用於超低電壓操作之電路設計考量	39
3.1金氧半場效電晶體之特性概論	39
3.1.1短通道效應(Short-Channel Effect)	40
3.1.2反短通道效應(Reverse Short-Channel Effect)	41
3.2靜態邏輯電路之特性參數	42
3.2.1電源電壓之影響	43
3.2.2通道長度效應	43
3.2.3 PMOS與NMOS之臨界電壓	44
3.2.4 PMOS與NMOS之尺寸比	46
3.2.5製程、電壓與溫度變異的影響	47
3.3超低電壓操作之電路特性分析	47
3.3.1 PMOS與NMOS之臨界電壓分析	48
3.3.2 PMOS與NMOS之尺寸比分析	51
3.3.2超低電壓之環型振盪器操作與環境變異之分析	52
第四章  超低電壓快鎖式數位控制低壓降線性穩壓器設計	57
4.1超低電壓快鎖式數位控制低壓降線性穩壓器設計	57
4.1.1數位控制變頻振盪器	60
4.1.2壓控延遲線電路	64
4.1.3相位偵測器	69
4.1.4控制單元電路	77
4.1.5十二位元上下數計數器	79
4.1.6電源陣列控制信號緩衝器	81
4.1.7 PMOS電源陣列	83
4.1.8快速鎖定機制	86
4.2電路佈局與模擬	87
4.2.1全系統之電路佈局	89
4.2.2全系統之模擬結果	91
第五章  量測考量	108
第六章  結論與未來展望	110
參考文獻	112

圖目錄

圖1.1可攜式電子裝置之電源管理系統	4
圖1.2車用電子裝置之電源管理系統	4
圖1.3穿戴式電子裝置之電源管理系統	4
圖1.4晶片設計流程圖	6
圖2.1傳統低壓降線性穩壓器之電路圖	9
圖2.2低壓降線性穩壓器之輸入/輸出電壓曲線圖	11
圖2.3靜態電流示意圖	12
圖2.4低壓降線性穩壓器之線性調節率示意圖	13
圖2.5低壓降線性穩壓器之負載調節率示意圖	14
圖2.6輸出電壓誤差示意圖	16
圖2.7誤差放大器偏移示意圖	17
圖2.8電阻值誤差示意圖	18
圖2.9 PMOS功率電晶體的低壓降線性穩壓器	19
圖2.10 NMOS功率電晶體的低壓降線性穩壓器	19
圖2.11應用於SoC內的補償方式	21
圖2.12利用DFC電路調整相位邊限	21
圖2.13低壓降線性穩壓器及其輸出電容與負載電流	22
圖2.14低壓降線性穩壓器輸出電壓對負載電流之反應圖	23
圖2.15低壓降線性穩壓器之交流分析等效模型	25
圖2.16等效串聯電阻過大與過小的情況	27
圖2.17輕、重載與ESR補償	27
圖2.18具適應式偏壓網絡之LDO穩壓電路	29
圖2.19具有輔助推拉輸出級之低功耗快速鎖定低壓降穩壓電路	30
圖2.20使用移位暫存器控制之數位式低壓降線性穩壓器	32
圖2.21具有PLL調整、快速DVS電源管理之數位式低壓降線性穩壓器架構圖	33
圖2.22強化抑制電源雜訊能力之數位式LDO穩壓電路	34
圖2.23具快速轉態及自動調整之數位式LDO	35
圖2.24使用壓控延遲線與相位偵測判斷之數位式LDO穩壓電路架構圖	36
圖2.25具運轉及睡眠雙模式之LDO電源管理系統	37
圖2.26使用CDL控制之LDO架構圖	38
圖3.1短通道效應影響臨界電壓與有效通道長度之分析模擬圖	40
圖3.2反短通道效應影響臨界電壓與有效通道長度之分析模擬圖	41
圖3.3超低電壓操作下數位靜態邏輯閘電路與參數設定	42
圖3.4通道長度效應簡易示意圖	43
圖3.5 TN90GUTM製程PMOS臨界電壓與各種通道長度(100nm-400nm)、操作電壓(0.1V-1.0V)之分析.(Width of PMOS=450nm)	44
圖3.6 TN90GUTM製程NMOS臨界電壓與各種通道長度(100nm-400nm)、操作電壓(0.1V-1.0V)之分析.(Width of NMOS=200nm)	45
圖3.7各種通道長度、操作電壓下PMOS與NMOS之尺寸比之分析	46
圖3.8 PMOS與NMOS臨界電壓之比例與通道長度、操作電壓總分析(Width of PMOS=450nm, Width of NMOS=200nm)	48
圖3.9 PMOS與NMOS臨界電壓之比例與通道長度、操作電壓總分析(Width of PMOS=560nm, Width of NMOS=200nm)	49
圖3.10各種通道長度、操作電壓下數位靜態反相器之PMOS與NMOS尺寸比總分析	51
圖3.11超低電壓環境操作下各種環型振盪器電路圖	52
圖3.12各環型振盪器之最低操作頻率(SS Corner, 0.3V, -40°C)	53
圖3.13各環型振盪器之最高操作頻率(FF Corner, 1.0V, -40°C)	54
圖3.14超低電壓操作下，環型振盪器操作頻率與環境變異之分析	55
圖3.15超低電壓操作下，環型振盪器操作頻率與溫度相關係數之分析	56
圖4.1超低電壓快鎖式數位控制低壓降線性穩壓器系統圖	58
圖4.2超低電壓快鎖式數位控制低壓降線性穩壓器架構圖	59
圖4.3數位控制變頻振盪器電路圖	60
圖4.4全系統使用之基礎單端輸入數位靜態反相器電路圖與尺寸設計	61
圖4.5數位控制變頻振盪器延遲級I2-I5, I6-I9之電路圖及尺寸設計	62
圖4.6數位控制變頻振盪器迴路選擇開關I0與I1之電路圖及尺寸設計	62
圖4.7數位控制變頻振盪器電路佈局圖	62
圖4.8數位控制變頻振盪器於追鎖模式下振盪之高頻率輸出	63
圖4.9數位控制變頻振盪器於穩壓模式下振盪之低頻率輸出	63
圖4.10壓控延遲線電路圖	65
圖4.11壓控延遲線電路之操作時序分析	65
圖4.12壓控延遲線電路之電路佈局	66
圖4.13在各製程、溫度變異下之KVCDL參數分析	66
圖4.14壓控延遲線電路延遲時間對感應電壓之模擬分析 (TT_27°C)	67
圖4.15壓控延遲線電路延遲時間對感應電壓之模擬分析 (TT_0°C)	67
圖4.16壓控延遲線電路延遲時間對感應電壓之模擬分析 (TT_75°C)	68
圖4.17各製程與溫度變異下操作之最高頻率分析	68
圖4.18相位偵測器之電路圖	70
圖4.19相位偵測器之操作時序分析 (VOUT < VREF)	71
圖4.20相位偵測器之操作時序分析 (VOUT > VREF)	71
圖4.21相位放大器之電路圖	71
圖4.22相位放大器之電路表現模擬	72
圖4.23相位偵測器之死區模擬	72
圖4.24相位偵測器死區之模擬分析 TT_27°C	73
圖4.25相位偵測器死區之模擬分析 TT_0°C	73
圖4.26相位偵測器死區之模擬分析 TT_75°C	74
圖4.27相位偵測器死區之模擬分析 SS_0°C	74
圖4.28相位偵測器死區之模擬分析 SS_27°C	75
圖4.29相位偵測器死區之模擬分析 SS_20°C	75
圖4.30各製程與溫度變異下相位死區之分析	76
圖4.31相位偵測器與相位放大器之電路佈局	76
圖4.32控制單元電路圖	77
圖4.33控制單元電路之操作時序分析	78
圖4.34模式控制單元電路之電路圖與操作邏輯分析	78
圖4.35控制單元電路之電路佈局	78
圖4.36十二位元上下數計數器之電路圖與操作邏輯分析	80
圖4.37模式控制單元電路與十二位元上下數計數器之電路佈局	80
圖4.38數位誤差偵測電路結合數位邏輯控制電路之操作時序總分析	81
圖4.39電源陣列控制信號緩衝器電路圖	82
圖4.40電源陣列控制信號緩衝器之電路佈局	82
圖4.41 PMOS電源陣列電路圖	84
圖4.42 PMOS電源陣列中M0之電路佈局	84
圖4.43 PMOS電源陣列之電路佈局	85
圖4.44 PMOS電源陣列之電路佈局排列方式	85
圖4.45超低電壓快鎖式數位控制低壓降線性穩壓器架構圖	87
圖4.46電路模擬之Bonding wire模型	88
圖4.47電路佈局圖	89
圖4.48電路佈局示意圖	90
圖4.49輸出電壓穩定圖_輕載	91
圖4.50輸出電壓穩定圖_重載	93
圖4.51各製程與溫度變異下輸出電壓穩定值之分析圖	96
圖4.52線性調節率模擬圖(輕載)	98
圖4.53線性調節率模擬圖(重載)	100
圖4.54負載調節率模擬圖	103
圖4.55模擬環境TT，溫度為0°C、27°C與75°C之負載調節率分析	104
圖5.1量測儀器示意圖	109

表目錄

表1.1線性穩壓器與切換式穩壓器之特性比較	3
表2.1 NMOS與PMOS 功率電晶體低壓降線性穩壓器的比較	18
表2.2文獻比較表	38
表4.1超低電壓快鎖式數位控制低壓降線性穩壓器各特性之設計方法	59
表4.2預計規格表	88
表4.3各製程與溫度變異下輸出電壓穩定值與暫態響應分析表	97
表4.4超低電壓快鎖式數位控制低壓降線性穩壓器規格與模擬結果比較	105
表4.5各製程變異(TT、FF、SS)下之模擬結果比較表	107
表4.6本篇論文提出之低壓降線性穩壓器與參考文獻之特性比較表	107
表5.1待量測之特性參數比較表	109

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