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系統識別號 U0002-2207201411021800
中文論文名稱 Coarse-Fine 時間數位轉換器
英文論文名稱 Coarse-Fine Time-to-Digital Converter in 0.18 μm CMOS Process
校院名稱 淡江大學
系所名稱(中) 電機工程學系碩士班
系所名稱(英) Department of Electrical Engineering
學年度 102
學期 2
出版年 103
研究生中文姓名 廖柏舜
研究生英文姓名 Po-Shun Liao
學號 601450256
學位類別 碩士
語文別 中文
口試日期 2014-06-23
論文頁數 55頁
口試委員 指導教授-施鴻源
委員-郭建男
委員-江正雄
中文關鍵字 時間數位轉換器  全數位式鎖相迴路 
英文關鍵字 TDC  ADPLL 
學科別分類 學科別應用科學電機及電子
中文摘要 隨著科技的發展進步,各種微型化晶片對產品面積的要求越來越小,對於電晶體的操作速度越來越快,當然不可能會有十全十美的事情,隨之而來的問題,由於小面積,高速度,卻又要省電的前提下,對於電晶體的操作電壓的要求卻越來越低。使得要在低電壓域(Voltage Domain)設計電路變得越來越難。由於電晶體的操作速度越來越快,因此在時間域(Time domain)上處理訊號可達到的解析度越來越高。

近幾年時間數位轉換器(Time-to-digital converters, TDCs)被廣泛的使用於全數位頻率合成器、晶片抖動量測、單分子螢光光譜、螢光影像和雷射顯微掃描如。在高速情況下,時脈的量測,資料的傳輸及接收,在傳輸過程中雜訊之干擾問題,所以如何在高操作速度,低操作電壓下,電路還要對雜訊的影響有高度的抵抗力是非常困難的事情。

此篇論文提出一Coarse-Fine TDC架構,此架構將Coarse TDC送進TA(Time Amplifier) 時間放大器裡放大,放大後的取樣誤差再至 Fine TDC架構中再取樣一次,藉此增加整個TDC的解析度。此Coarse-Fine TDC架構可應用於全數位式鎖向迴路(ALL digital PLL)的電路架構中,用以降低All digital PLL輸出訊號之in-band相位雜訊,達到產生高速與低抖動(Jitter)時脈訊號之目的。
英文摘要 With the improvement of technology, the requirement of electronic products is getting faster and smaller than before. Operating speed of transistor is getting faster and faster, with this problem the operating voltage of the transistor is getting low. Therefore, it not easy in designing circuit with high speed, high gain and low operating voltage.

Recently years, Time-to-Digital converter used for detecting time interval of specific event are widely applied in many fields such like all digital Phase-Lock-Loop, chip’s jitter, single molecule fluorescence spectroscopy, fluorescence imaging and laser scanning microscopy. In high speed situation, there are some very important issues about clock measurement. The data transmission and reception and the noise interference problems.

This paper proposes a Coarse-Fine TDC. This architecture put the signal which produced by Coarse TDC into TA. Coarse TDC can find out the deviation then put it into TA. Because of the TA, we can Enlarge the deviation then use Fine TDC processing again. By this way, we can promote the resolution effectively
論文目次 致謝 I
中文摘要 II
英文摘要 III
內文目錄 IV
圖目錄 VI

第一章 緒論 1
1.1 研究背景 1
1.2 研究動機 1
1.3 論文架構 2

第二章 時間至數位轉換器的原理與分析 3
2.1 類比式時間數位轉換器 3
2.1.1時間轉換電壓之時間數位轉換器 3
2.1.2雙斜率之時間數位轉換器 4
2.2 數位式時間數位轉換器 6
2.2.1延遲線之時間數位轉換器 6
2.2.2游標尺延遲線之時間數位轉換器 7
2.2.3脈衝縮減延遲之時間數位轉換器 9

2.3 Coarse-Fine時間數位轉換器 12
第三章 時間放大器 19
3.1 數位式時間放大器 19
3.2 增益可調式時間放大器 23

第四章 COARSE-FINE時間數位轉換器電路設計與模擬 28
4.1 Delay unit 29
4.1.1 Delay cell 模擬結果
4.2 Determination unit 33
4.2.1 Determination unit模擬結果 35
4.3 數位式十進位轉換二進位編碼器 37
4.3.1數位式十進位轉換二進位編碼器模擬結果
4.4 時間放大器 42

附錄1. Fat Tree 編碼器程式碼 46

第五章 結論與未來展望 52

參考文獻 53

圖2.1時間轉換電壓之時間數位轉換器 3
圖2.2 雙斜率時間轉換電壓之時間數位轉換器 4
圖2.3 雙斜率時間數位轉換器時序圖 5
圖2.4 延遲線之時間數位轉換器 6
圖2.5 游標尺延遲線 7
圖2.6 運用於鎖相迴路之游標尺延遲線 8
圖2.7 脈衝縮減延遲元件 10
圖2.8 脈衝縮減延遲元件的延遲鎖相迴路 10
圖2.9 脈衝縮減延遲元件延遲鎖相迴路 11
圖2.10運用時間放大器之Coarse-Fine 時間數位轉換器 12
圖2.11 鎖相迴路(類比/數位) 14
圖2.12 Pipeline Coarse Fine 時間數位轉換器 14
圖2.13 Coarse TDC之Delay Unit 15
圖2.14 Coarse TDC之操作方式 16
圖2.15 產生HCK2’之Determination Unit 17
圖2.16 產生REF2’之Determination Unit 18
圖3.1 利用SR Latch所設計之時間放大器 19
圖3.2 時間放大器之輸入輸出轉換曲線 20
圖3.3 時間放大器架構圖 21
圖3.4 時間放大器輸入對輸出圖 22
圖3.5 增益可調之時間放大器 22

圖3.6 增益可調之時間放大器之操作方式 23
圖3.7 時間放大器之時序圖 24
圖3.8調整增益之時間放大器時序圖(Ramp) 25
圖3.9高倍率開路式架構時間放大器 26
圖3.10 操作時序圖 27
圖 4.1 Coarse-Fine TDC電路架構圖 29
圖 4.2 Coarse TDC電路架構圖 30
圖 4.3 延遲電路架構圖 30
圖 4.4 取樣操作時序圖 31
圖 4.5 延遲電路模擬圖 32
圖 4.6 經D型正反器取樣模擬圖 33
圖 4.7 THCK2判斷電路架構圖 34
圖 4.8 TREF2判斷電路架構圖 35
圖 4.9 THCK2判斷電路模擬結果圖 36
圖 4.10 TREF2判斷電路模擬結果圖 36
圖 4.11 TREF2、THCK2時間差 37
圖 4.12 Fat tree Encoder操作流程圖 38
圖 4.13 Fat tree Encoder電路架構圖(MSB) 39
圖 4.14 Fat tree Encoder電路架構圖(bit0~bit4) 40
圖 4.15 Fat Tree十進位轉二進位編碼器模擬結果 41
圖 4.16 時間放大器電路圖 42
圖 4.17 史密特觸發器電路圖 43
圖 4.18 輸入訊號 THCK2以及TREF2 44
圖 4.19 放電斜率模擬圖 44
圖 4.20 放大後訊號差模擬圖 45
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CMOS that Amplifies a Time Residue Minjae Lee, Student Member, IEEE, and
Asad A. Abidi, Fellow, IEEE
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