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系統識別號 U0002-2106200810335300
中文論文名稱 使用邏輯定址快閃記憶體之微型硬碟模組的設計與實現
英文論文名稱 The Design and Implementation of Micro Disk Module by Use LBA NAND Flash Memory
校院名稱 淡江大學
系所名稱(中) 電機工程學系碩士班
系所名稱(英) Department of Electrical Engineering
學年度 96
學期 2
出版年 97
研究生中文姓名 黃仁芳
研究生英文姓名 Renfang Huang
學號 695460062
學位類別 碩士
語文別 中文
口試日期 2008-06-13
論文頁數 53頁
口試委員 指導教授-簡丞志
委員-鄭智湧
委員-陳明達
中文關鍵字 微型硬碟模組  固態硬碟  快閃記憶體 
英文關鍵字 Micro Disk Module  SSD  Flash Memory  ECC 
學科別分類 學科別應用科學電機及電子
中文摘要 本研究目標在於避免智慧型ATA介面控制器在快閃記憶體製程或架構更新時,需重新修正控制器內部對快閃記憶體的錯誤修正能力和記憶體位址管理方式,希望利用新增加的邏輯定址快閃記憶體內含控制器來計算其錯誤校正碼和管理快閃記憶體內部資料位址,以避免智慧型控制器須跟隨著新型快閃記憶體,而改變其內部機制。
目前固態硬碟(Solid State Disk)的主要系統架構是由一顆智慧型ATA介面控制器和快閃記憶體(Flash Memory)所組成。此智慧型控制器主要是規劃快閃記憶體的管理方式及將資料存取方式轉換成一般ATA介面的存取方式。而快閃記憶體會隨著製程的演進,其所需的錯誤校正碼(Error Correcting Code)會跟著增加,造成智慧型控制器內的錯誤校正機制也必須改變以符合新型的快閃記憶體。
NAND型快閃記憶體內部結構是以分頁(Page)和區塊(Block)為單位。當快閃記憶體製程改進時,其分頁的容量也會跟著增加,每一分頁所需要的錯誤校正碼會比舊製程來的多。因此本論文採用邏輯定址快閃記憶體,邏輯定址快閃記憶體內含一顆控制器,此顆控制器將原本規劃在智慧型控制器裡的快閃記憶體校正機制提出來,獨立成另一顆Flash控制器,用於檢查其所連接之快閃記憶體的錯誤校正碼。另外此FLASH控制器也將把快閃記憶體以分頁存取的方式轉換成邏輯區塊定址(Logical block address)方式存取,以方便後端ATA智慧型控制器管理。改進後的固態硬碟系統架構將比原本系統架構多增加一顆Flash控制器,此控制器用來規劃與管理快閃記憶體。而原本ATA智慧型控制器將負責本機端(Host)介面的傳輸,且因對快閃記憶體的存取方式改為邏輯區塊定址,在存取資料時的效能上會勝過以分頁存取方式。
未來的研究方向在於改善快閃記憶體錯誤修正能力及管理方式以提升其可靠度與存取速度,並降低Flash控制器的運算複雜度,進而提升總體固態硬碟效能。
英文摘要 This research aim to prevent the intellectual ATA interface controller re-correcting flash memory error correcting code and Flash memory address administration from the internal controller, hope to utilize new placed LBA NAND Flash Memory include controller to calculate the error correcting code and administrating the internal information address of the flash memory, preventing intellectual controller being forced to change the internal mechanism by new type of flash memory.
The combination of current Solid State Disk main system contracture is build by a single intellectual ATA interface controller and Flash Memory. This intellectual controller is aim to program the functionality of flash memory and transforming data access into a general ATA interface access. Error correcting code rose from the Flash Memory processive production process, Force the intellectual controller error correcting mechanism to change to match the new type of the flash memory.
The unit of the NAND type flash memory internal contracture is divided by page and block. The capacity of the page rose when flash memory production process improves, and the error correcting code in each page becomes more than in the old production process. The meaning of this thesis is using LBA NAND Flash Memory. The LBA NAND Flash Memory include a controller, which tend to propose the flash memory correcting mechanism in original program in the intellectual controller, apply the inspection on the connected flash memory error correcting code. Additionally, this flash controller is functionally transforming the page access into Logical block address access, in advance to administrate by ATA intellectual controller at the back end. After improving the SSD system contracture gains one more flash controller than the original system contracture, this controller is tend to program and administrate the flash memory. The original ATA intellectual controller in respond to charge the host interface transmission, and change the flash memory access into Logical block address, to reduce the data access time with better performance than the way of page access.
The focus of oncoming research will be on improving the flash memory error correcting capability and administration method in advantage to elevate the reliability and speed, and to reduce the complicity algorithm of Flash controller, for better performance of SSD overall.
論文目次 目錄

中文論文提要 I
英文論文提要 III
誌謝 V
目錄 VI
圖目錄 IX
表目錄 XI
第一章 緒論 1
1.1 研究背景 1
1.2 研究動機 2
1.3 論文結構 2
第二章 快閃記憶體的控制方式 3
2.1 簡介 3
2.2 動作原理 5
2.3 組織 6
2.4 特性 7
2.5 命令與控制模式 7
2.6 內部結構 8
2.7 接腳功能 8
2.8 操作模式 10
2.9 控制命令碼 11
第三章 邏輯定址快閃記憶體 16
3.1 邏輯定址快閃記憶體之介紹 16
3.2 結構 17
3.3 組織與特性 19
3.4 界面訊號及接腳功能 20
3.5 操作模式 21
3.6 控制命令 22
第四章 快閃記憶體控制器架構 23
4.1 控制器介紹 23
4.2 腳位介紹 24
4.3 內部暫存器 29
4.4 參數說明 29
4.5 控制流程 34
4.6 狀態機說明 36
第五章控制器的測試電路與模擬 39
5.1 測試方法 39
5.2 虛擬測試平台 40
5.3 虛擬測試各模組介紹 42
5.3.1 CLK_Gen模組 42
5.3.2 Pattern_Gen模組 43
5.3.3 Controller模組 44
5.3.4 Flash_Behavior模組 44
5.4 模擬結果 45
5.4.1 ID碼取得模擬 45
5.4.2 讀取資料模擬 46
5.4.3 寫入資料模擬 47
5.4.4 抹除資料模擬 49
第六章總結與未來發展 50
6.1 總結 50
6.2 未來展望 51


圖目錄

圖 2-1 快閃記憶體的動作原理 6
圖 2-2 快閃記憶體細胞架構圖 6
圖 2-3 快閃記憶體內部結構方塊圖 8
圖 2-4 快閃記憶體腳位圖 9
圖 2-5 Read Mode 11
圖 2-6 Page Program Timing 12
圖 2-7 Block Erase Timing 13
圖 2-8 ID Read Timing 15
圖 3-1 邏輯定址快閃記憶體分割區 18
圖 3-2 邏輯定址快閃記憶體腳位圖 20
圖 4-1 快閃記憶體控制器腳位圖 24
圖 4-2 快閃記憶體控制器流程圖 35
圖 4-3 讀取資料狀態機狀態圖 37
圖 4-4 寫入資料狀態機狀態圖 37
圖 4-5 抹除資料狀態機狀態圖 38
圖 4-6 讀取ID碼狀態機狀態圖 38
圖 5-1 虛擬測試平台 40
圖 5-2 快閃記憶體控制器Simulation Top Level 41
圖 5-3 CLK_Gen模組的模擬圖 42
圖 5-4 Pattern_Gen模組 43
圖 5-5 Flash_Behavior模組 44
圖 5-6 ID碼取得模擬圖 45
圖 5-7 讀取資料模擬圖 46
圖 5-8 寫入資料模擬圖<一> 48
圖 5-9 寫入資料模擬圖<二> 48
圖 5-10 抹除資料模擬圖 49


表目錄


表 2-1 快閃記憶體的種類 3
表 2-2 快閃記憶體操作模式的邏輯與命令 10
表 2-3 快閃記憶體的命令集 11
表 2-4 Status Output Table 14
表 3-1 快閃記憶體的邏輯信號 21
表 3-2 邏輯快閃記憶體的命令集 22
表 4-1 Action Table 30
表 4-2 Internal State Table 31
表 4-3 Command Table 32
表 4-4 Target Flash ID 33
參考文獻 [1] A.K.Sharma.Semiconductor Memory: Testing, and Reliability. Piscataway:IEEE Press,1997.
[2] Altera Corporation, Altera Data Book, 1996. (http://www.altera.com)
[3] Design with Flash Memory/Brian Dipert&Markus Levy
[4] Digital System Design Using VHDL, Charles H. Roth,JR,1998
[5] Flash EEPROM System, US patent 5,602,987, Sandisk, 1997
[6] Flash File System, US patent 5,404,485, M-System, 1995
[7] Flash File System Optimized for Page-Mode Flash Technologies, US patent 5,937,425, M-System, 1999
[8] Incorporation Wear Leveling Technique”, United States Patent Assar, “Flash Memory Mass Storage Architecture
[9] Kuen-Yue Lee, ” Design of Flash Memory Testing Tool ” master’s thesis, Dept. Electronic Engineering, University of Tamkang ,Taiwan, ROC, 2003,pp.10-20.
[10] ModelSim HDL Application Note 1322, September 27,2001
[11] Number:5,479,638, December 26, 1995.
[12] Samsung Flash Memory Specification: K9F6408U0A-TCB0
[13] Toshiba Flash Memory Specification: TC58V64AFT
[14] Quartus II Software Basic Design Flow
http:///www.altera.com/support/software/quartus2/design_flow/des-index.html?xy=qa15_qbdf

[15] Verilog HDL A Guide to Digital Design and Synthesis.Samir Palnitkar,1996
[16] Yi-Fang Wei,” Data Transfer Block Design ” master’s thesis, Dept. Electronic Engineering, University of Tamkang ,Taiwan, ROC, 2003, pp.131-132.
[17] 胡振華,VHDL與FPGA設計,2002年 初版,全華科技圖書股份有限公司,台北
[18] 陳慶逸、林柏辰,VHDL數位電路實習與專題設計2003年 初版,文魁資訊股份有限公司
[19] 鄭信源,Verilog硬體描述語言數位電路,2003年 三版,儒林圖書有限公司,台北

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