淡江大學覺生紀念圖書館 (TKU Library)
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系統識別號 U0002-1003201104184000
中文論文名稱 應用於ECG量測之低功率12-Bit SAR-ADC
英文論文名稱 12-Bit low power SAR-ADC for ECG application
校院名稱 淡江大學
系所名稱(中) 電機工程學系碩士在職專班
系所名稱(英) Department of Electrical Engineering
學年度 99
學期 1
出版年 100
研究生中文姓名 蕭名開
研究生英文姓名 Ming-Kai Hsiao
學號 796440278
學位類別 碩士
語文別 中文
口試日期 2011-01-14
論文頁數 58頁
口試委員 指導教授-江正雄
委員-江正雄
委員-楊維斌
委員-呂學坤
委員-陳信全
中文關鍵字 類比數位轉換器  逐漸趨近式 
英文關鍵字 SAR-ADC 
學科別分類 學科別應用科學電機及電子
中文摘要 隨著時代的演進、科技的日新月異。在現今微電腦系統、VLSI以及DSP(數位信號處理)技術的發展影響下,數位類比資料轉換器(Analog to Digital Converter 簡稱ADC or A/D轉換器)的應用已經十分的廣泛。因此針對A/D轉換器規格的需求只會越來越嚴謹,如此一來也成為了業界、學術界所積極研究探討的領域。
  為了讓A/D轉換器的應用更為廣泛並且符合現今資訊產品的需求,我們所關心的方向不外乎是A/D轉換器的速度(Speed)、解析度(Resolution)、功耗(Power)以及面積(Area)。但在許多現實條件的限制下,並沒有一個A/D轉換器能夠在設計上完全考量到上述的條件,往往只能針對應用上做出取捨。
  本論文所提出的12-Bit SAR ADC主要是應用在心電圖(ECG or EKG)量測的系統上。為了達到長時間的監控及記錄心電圖,來捕捉心率不整的頻率發生,因此規格上所制訂的電壓為1伏特(Voltage),來達到低功耗的需求。
實現上,以TSMC 0.18μm 1P6M 標準製程來實現電路,其工作電壓為1V,頻寬為150Hz,取樣頻率為600Hz,當輸入訊號為24Hz時,所得信號雜訊失真比為67.53dB,有效位元為10.92bit,總消耗功率為20.28μW。
英文摘要 With the constant improvement on highly advanced technology nowadays, under the development of the microcomputer system, Very Large Scale Integrated circuit (VLSI) and Digital Signal Processing (DSP) influence, Analog to Digital Converter (ADC) has become a widely used application. The request for ADC specification will therefore be strict, as a result, more research will be conducted aggressively in the industrial and academic field.
In order for ADC application become extensively used and correspond to the requirement of the present electronic products, four conditions need to be concerned: Speed, Resolution, Power, and Area. However, under the restriction of the factual conditions, in the process of designing, none of the ADC models was able to entirely correspond to the four conditions, thus trade-off was made for several application.
This thesis refers to the 12-Bit SAR-ADC which is mainly used in electrocardiogram (ECG) measurement system. It is aimed for capturing the probability of arrhythmia through monitoring and recording ECG for a long period of time. Consequently, the power voltage was defined in 1V for low power consumption purpose.
The chip was implemented by the TSMC 0.18μm 1P6M standard CMOS process technology. The sample rate is 600Hz in 150Hz signal bandwidth. Simulation results show that the SNDR and ENOB of the SAR-ADC with an input frequency of 24Hz are 67.53dB and 10.92dB. The power dissipation is 20.28μW under 1V power supply.
論文目次 目錄

中文摘要…………………………………………………………………………I
英文摘要………………………………………………………………………II
目錄……………………………………………………………………………III
圖目錄…………………………………………………………………………VII
表目錄…………………………………………………………………………X

第一章 序論……………………………………………………………………1
1.1 研究背景………………………………………………………………1
1.2 研究動機與目的………………………………………………………1
1.3 論文結構………………………………………………………………6
第二章 類比數位轉換器的基本原理與架構分析……………………………7
2.1 類比數位轉換器基本原理……………………………………………7
2.1.1 解析度…………………………………………………………7
2.1.2 最小有效位元…………………………………………………8
2.1.3 量化誤差………………………………………………………9
2.1.4 單調性和非單調性……………………………………………9
2.1.5 缺碼……………………………………………………………10
2.1.6 延遲時間………………………………………………………10
2.1.7 微分非線性誤差………………………………………………10
2.1.8 機分非線性誤差………………………………………………11
2.1.9 信號雜訊比……………………………………………………12
2.1.10 信號雜訊失真比………………………………………………13
2.1.11 有效位元………………………………………………………13
2.1.12 奈奎斯取樣定理………………………………………………14
2.1.13 超取樣定理……………………………………………………15
2.2 類比數位轉換器架構介紹與分析…………………………………16
2.2.1 快閃式類比數位轉換器………………………………………17
2.2.2 管線式類比數位轉換器………………………………………19
2.2.3 逐漸趨近式類比數位轉換器…………………………………20
2.2.3.1 二位元搜尋演算法…………………………………20
2.2.4 遞迴式類比數位轉換器…………………………………22
2.2.5 積分式類比數位轉換器……………………………………24
第三章 逐漸趨近式類比數位轉換器的電路設計…………………………26
3.1 逐漸趨近式類比數位轉換器基本架構……………………………26
3.1.1 追蹤保持電路…………………………………………………27
3.1.1.1 取樣MOS開關……………………………………28
3.1.1.2 取樣CMOS開關………………………………29
3.1.1.3 假冒式開關…………………………………………31
3.1.1.4 追蹤保持電路設計…………………………………33
3.1.2 比較器電路設計………………………………………35
3.1.3 逐漸趨近暫存式控制器設計…………………………………37
3.1.4 數位類比轉換器電路設計……………………………………41
3.1.4.1 二元加權電阻式數位類比轉換器…………………41
3.1.4.2 R-2R階梯式數位類比轉換器……………………42
3.1.4.3 電容式數位類比轉換器……………………………43
第四章 逐漸趨近式類比數位轉換器模擬結果……………………………46
4.1 追蹤保持電路模擬結果……………………………………………46
4.2 比較器模擬結果……………………………………………………48
4.3 逐漸趨近暫存式控制器模擬結果…………………………………49
4.4 數位類比轉換器模擬結果…………………………………………50
4.5 SAR-ADC整體電路模擬結果…………………………………51
第五章 結論…………………………………………………………………55
參考文獻………………………………………………………………………56

圖目錄

圖 1.1 心臟結構圖……………………………………………………………2
圖 1.2 雙極標準導程I、II及III聯接…………………………………………3
圖 2.1 類比數位轉換器資料轉換過程………………………………………7
圖 2.2 理想的3位元ADC類比數位轉換關係………………………………8
圖 2.3 轉換特性………………………………………………………………9
圖 2.4 ADC之量化誤差………………………………………………………9
圖 2.5 INL、DNL示意圖………………………………………………………11
圖 2.6(a)原始信號(b)fs<2fa信號頻譜圖(c)fs>2fa信號頻譜圖……14
圖 2.7量化雜訊功率頻譜密度圖……………………………………………16
圖 2.8快閃式類比數位轉換器架構圖………………………………………18
圖 2.9管線式類比數位轉換器架構圖………………………………………19
圖 2.10逐漸趨近式類比數位轉換器架構圖…………………………………20
圖 2.11數位類比轉換器輸出電壓變化圖……………………………………21
圖 2.12 SAR ADC轉換流程圖……………………………………………22
圖 2.13遞迴式類比數位轉換器架構圖………………………………………24
圖 2.14積分式類比數位轉換器架構圖………………………………………25
圖 3.1逐漸趨近式類比數位轉換器方塊圖…………………………………26
圖 3.2追蹤保持電路圖………………………………………………………28
圖 3.3電荷注入效應…………………………………………………………29
圖 3.4互補式開關做取樣開關………………………………………………30
圖 3.5時脈饋入效應…………………………………………………………32
圖 3.6加入一個假冒式關關………………………………………………… 32
圖 3.7互補式開關+假冒式開關…………………………………………33
圖 3.8追蹤保持電路模擬波形圖……………………………………………34
圖 3.9追蹤保持電路模擬結果………………………………………………34
圖 3.10比較器方塊圖……………………………………………………35
圖 3.11重複歸零比較器電路…………………………………………36
圖 3.12差動前置放大器+重複歸零比較器…………………………………37
圖 3.13一般逐漸趨近暫存式控制器…………………………………………38
圖 3.14十二位元逐漸趨近暫存式控制器……………………………………39
圖 3.15 Nth Flip-Flop方塊圖………………………………………………40
圖 3.16二元加權電阻式數位類比轉換器……………………………………42
圖 3.17 R-2R階梯式數位類比轉換器……………………………………43
圖 3.18電容式數位類比轉換器………………………………………………44
圖 3.19數位類比轉換器的模擬………………………………………………45
圖 4.1 TT 25功率頻譜圖…………………………………………………… 46
圖 4.2 FF 0°功率頻譜圖………………………………………………………47
圖 4.3 SS 75功率頻譜圖……………………………………………………47
圖 4.4整體比較器比較模擬結果……………………………………………49
圖 4.5逐漸趨近暫存式控制器模擬結果……………………………………50
圖 4.6數位類比轉換器模擬結果……………………………………………51
圖 4.7 SAR-ADC TT 25°功率頻譜圖………………………………………52
圖 4.8 SAR-ADC FF 0°功率頻譜圖…………………………………………52
圖 4.9 SAR-ADC SS 75°功率頻譜圖………………………………………53










表目錄

表 1.1 General Biosignal Characteristics………………………………………4
表 2.1 類比數位轉換器架構分析……………………………………………17
表 3.1十二位元逐漸趨近暫存式控制器執行動作順序……………………41
表 4.1 T/H量測結果…………………………………………………………48
表 4.2整體電路效能…………………………………………………………53
表 4.3十二位元逐漸趨近暫存式控制器執行動作順序……………………54

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