在這篇論文裡，我們提出了一種可實行在非同步應用上的控制電路，叫做CDPC (Complete Data and Precharge-Time Controller)，其控制線路依照4-phase signal protocol 來產生控制信號，並用來控制使用動態電路的資料路徑。比較以前的非同步控制電路，新的控制電路有著保證資料傳遞給下級的完整性以及擁有運算電路預充電時間完整性的優點。
根據此非同步電路控制器，我們以 TSMC 0.18um 的製程來設計並實現一個 8-bit 開根號處理器，此處理器操作在 VDD=3V 時，其latency 時間只需1.69 nS，運算吞吐率可至1.05 GHz，而其功率消耗則僅需0.061 nJ。
由新型非同步開根號器與傳統的同步開根號器的電路做比較，可以看出新型非同步開根號器少了級與級之間的暫存器，因此也減少了電晶體數與功耗並且增加了電路的效能 ( 速度與運算量 )。

This thesis present a new control circuit, CDPC ( Complete Data and Pre-charge Time Controller ), that can be used to asynchronous application, . This control circuit generates the control signal according to the 4-phase signal protocol, and can be used to control the dynamic logic in the data path. Compared with the previous asynchronous control circuits, the new control circuit has the advantages of completeness when sending data to the next stage and complete pre-charge time for the calculation circuit. 
Based on the new controller, we implemented an 8-bit square root circuit with TSMC 0.18um process. When VDD is at 3V, the latency is only 1.69ns and the throughput can reach 1.05 GHz. The energy consumption is only 0.061 nJ.
Comparing the new asynchronous square root circuit with the synchronous type, we can see that the new asynchronous square root circuit has no latches between stages. It decreases the gate-count and power consumption, and increases the circuit efficiency (the speed and the throughput).

目錄

中文摘要 •••••••••••••••••••••••••••••••••••••• I
英文摘要 ••••••••••••••••••••••••••••••••••••• II
目錄 •••••••••••••••••••••••••••••••••••••••• III
圖表目錄 ••••••••••••••••••••••••••••••••••••• VI

第一章  緒論
   1.1 研究動機 ••••••••••••••••••••••••••••••••••••• 1
   1.2 本文內容 ••••••••••••••••••••••••••••••••••••• 3

第二章  非同步控制類型介紹
   2.1 前言 ••••••••••••••••••••••••••••••••••••••••• 4
   2.2 非同步電路的特性 ••••••••••••••••••••••••••••• 5
   2.3 非同步控制模式的類型 ••••••••••••••••••••••••• 9
   2.4 非同步電路的基本架構 •••••••••••••••••••••••• 13

第三章  前人之非同步控制電路討論
   3.1 引言 •••••••••••••••••••••••••••••••••••••••• 16
   3.2 列舉幾種非同步控制電路來討論 •••••••••••••••• 17
        3.2.1 使用Muller-C元件之非同步控制電路 ••••••••••••• 17
        3.2.2 使用LDA控制元件之非同步控制電路 •••••••••••• 19
        3.2.3 使用新型穩健交握元件之非同步控制電路 ••••••••• 21

第四章  具有完整資料傳遞與預充電時間形式之
新型非同步控制電路介紹
   4.1 新式非同步控制電路架構 •••••••••••••••••••••• 23
4.2 完成信號產生電路 •••••••••••••••••••••••••••• 25
   4.3 控制電路動作原理 •••••••••••••••••••••••••••• 28

第五章  新型無須存回演算法介紹
   5.1 引言 •••••••••••••••••••••••••••••••••••••••• 31
   5.2 新型無須存回演算法介紹 •••••••••••••••••••••• 33

第六章  非同步開根號器
   6.1 開根號器的同步電路架構 •••••••••••••••••••••• 41
   6.2 非同步控制電路之套用 •••••••••••••••••••••••• 43
   6.3 電路之實現 •••••••••••••••••••••••••••••••••• 48

第七章  模擬結果與討論
   7.1 評估方式 •••••••••••••••••••••••••••••••••••• 51
   7.2 模擬結果 •••••••••••••••••••••••••••••••••••• 52
   7.3 比較與討論 •••••••••••••••••••••••••••••••••• 55

第八章  結論
   8.1 總結 •••••••••••••••••••••••••••••••••••••••• 57
8.2 檢討與建議 •••••••••••••••••••••••••••••••••• 58

參考文獻 ••••••••••••••••••••••••••••••••••••• 59

圖表目錄
圖目錄

圖 2.1: Bounded Delay Models表示圖 •••••••••••••••••••••••••• 10
圖 2.2: Micropippelines Model表示圖 •••••••••••••••••••••••••• 11
圖 2.3: 2-phase handshaking protocol表示圖 ••••••••••••••••••••• 12
圖 2.4: 4-phase handshaking protocol表示圖 ••••••••••••••••••••• 12
圖 2.5: Muller C-element: (a) 符號 與 (b) 卡諾圖 ••••••••••••••• 13
圖 2.6: 2-phase signal protocol: (a) Push and (b) Pull channel ••••••••• 14
圖 2.7: 4-phase signal protocol: (a) Push and (b) Pull channel ••••••••• 15
圖 3.1: Muller C-Element符號和卡諾圖與電路範例圖 •••••••••••• 17
圖 3.2: Typical asynchronous pipeline datapath •••••••••••••••••••• 18
圖 3.3: LDA control circuit •••••••••••••••••••••••••••••••••••• 19
圖 3.4: LDA completion detector ••••••••••••••••••••••••••••••• 19
圖 3.5: The STG of LDA control circuit •••••••••••••••••••••••••• 20
圖 3.6: The handshake circuits of the new handshake methodology •••• 21
圖 3.7: The timing analysis of the new handshake methodology ••••••• 21
圖 4.1: 4-phase signal protocol示意圖 •••••••••••••••••••••••••• 23
圖 4.2: Completion signal of dynamic DCVSL示意圖 ••••••••••••• 23
圖 4.3: DCVSL circuit with completion detector, and dynamic sense amplifier •••••••••••••••••••••••••••••••••••••••••••• 25
圖 4.4: The DCVSL circuit’s timing diagram ••••••••••••••••••••• 26
圖 4.5: Some Completion Detector’s circuit •••••••••••••••••••••• 26
圖 4.6: 4-bit Completion Detector •••••••••••••••••••••••••••••• 27
圖 4.7: The control circuit of the CDPC •••••••••••••••••••••••••• 28
圖 4.8: The STG of the CDPC ••••••••••••••••••••••••••••••••• 28
圖 4.9: The control signal timing diagram of the CDPC ••••••••••••• 29
圖 5.1: The flow chart of the new non-restoring algorithm ••••••••••• 32
圖 6.1: Synchronous square root circuit示意圖 ••••••••••••••••••• 41
圖 6.2: 8-bit asynchronous square root示意圖 •••••••••••••••••••• 43
圖 6.3: Block diagram of 4-bit adder / subtractor in NRSR示意圖 •••• 44
圖 6.4: (a) DCVSL general logic (b) DCVSL simple latch  •••••••••• 45
圖 6.5: Some Completion Detector’s circuit •••••••••••••••••••••• 46
圖 6.6: 8-bit asynchronous square root電路方塊圖 •••••••••••••••• 48
圖 6.7: Layout圖( TOP ) •••••••••••••••••••••••••••••••••••••• 49
圖 6.8: Layout圖( 2-bit adder / subtractor ) ••••••••••••••••••••••• 50
圖 7.1: Timing diagram of the CDPC ( TSMC 0.18um at 3V ) •••••••• 52
圖 7.2: Timing diagram of the CDPC ( AMPI 0.6 um at 5V ) ••••••••• 53
圖 7.3: Timing diagram comparison •••••••••••••••••••••••••••• 55

表目錄

表 7.1: 平均電流消耗表 ••••••••••••••••••••••••••••••••••••• 54
表 7.2: 電源在1.8V 與在3V時的效能比較表 •••••••••••••••••• 54
表 7.3: 效能比較表( 用0.5um製程且電源操作在3.0V ) •••••••••• 55

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