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系統識別號 U0002-0807201315211500
中文論文名稱 可變傳輸速率之超低功耗頻率鍵移解調電路設計
英文論文名稱 An Ultra-Low Power Multi-Rate FSK Demodulator in 0.18 μm CMOS Process.
校院名稱 淡江大學
系所名稱(中) 電機工程學系碩士班
系所名稱(英) Department of Electrical Engineering
學年度 101
學期 2
出版年 102
研究生中文姓名 陳俊帆
研究生英文姓名 Chun-Fan Chen
學號 600450323
學位類別 碩士
語文別 中文
口試日期 2013-06-19
論文頁數 49頁
口試委員 指導教授-施鴻源
委員-江正雄
委員-郭建男
中文關鍵字 超低功耗  無線傳輸晶片  速率可變  頻率鍵移 
英文關鍵字 Ultra-Low Power  Weak Inversion  Receiver Demodulator  FSK 
學科別分類 學科別應用科學電機及電子
中文摘要 隨著生醫電子的快速發展,應用於健康管理以及居家照護的人體無線傳輸穿戴式或植入式生理訊號感測器將成為為來發展的趨勢,感測器所傳輸的資料包含各種控制訊號與感測結果資料,因此所需之傳輸資料速度會隨著所傳輸資料內容的不同而有很大的變化。

由於在此類的晶片電源主要來自電池,因此電路之生命周期直接受限於電路的功率消耗。由於大部分感測電路的生命週期需求必須長達數年,甚至十年之久,因此降低感測器之功率消耗成為設計感測器電路的首要考量。

相較於OOK調變FSK調變具有較好之抗干擾特性,本論文提出一可變傳輸速率之超低功耗頻率鍵移解調電路架構,突破先前最高解調速度10Mb/s之限制,最高可達40Mb/s,因此可大幅降低接收每單位資料所需之能源消耗,提高能源效益。

我們在TSMC 0.18μm製程中實現一適用於人體無線傳輸之超低功耗頻率鍵移解調電路,分別對數位電路以及類比電路進行超低功耗之設計,使數位電路操作在低電壓的環境下,使類比電路之電晶體皆操作在次臨界區,當資料解調速度為40Mb/s時,電路僅消耗436.3μW,此時電路每單位資料所需之能源消耗為11pJ/bit。
英文摘要 An ultra low power (ULP) frequency shift keying (FSK) receiver can be applied for wearable or implantable physiology sensors and environment monitor sensors. Comparing to on-off keying (OOK) receivers, FSK receivers provides better immunity against interference. Therefore, a ULP FSK receiver can provide stable link quality and extend life time of sensors. In this project, we propose a high data rate, ultra-low power and variable data rate FSK demodulator which can have data rate of over 40Mbps. The energy consumption per received bit of FSK demodulator can be great reduced, which results in a great improvement in energy efficiency. Owing to variable data rate of the FSK demodulator, power consumption and transmission data rate of the FSK demodulator can be trade-off for optimization under different operating conditions.

The ULP FSK demodulator was implemented in 0.18 μm CMOS process under supply volateg of 1.8 V and 0.7 V for analog circuits and digital circuits, recepectively. The measured maximum data rate of 40 Mb/s under power consumption of 436.3 μW. Therefore, minimum energy consumption of 11 pJ per received bit can be achieved under maximum data rate of 40 Mb/s.
論文目次 目錄
中文摘要 I
英文摘要 II
內文目錄 III
圖表目錄 VI

第一章 緒論 1
1.1 研究背景 1
1.2 研究動機 2
1.3 論文架構 2

第二章 超低功耗接收器電路 4
2.1接收器電路之類別與介紹 4
2.2頻率鍵移解調器之類別與介紹 9
2.3可變傳輸速率之頻率鍵移解調器 14

第三章 超低功耗電路設計 19
3.1超低功耗數位邏輯電路設計 15
3.2超低功耗類比電路設計 19

第四章 超低功耗接收解調電路設計 23
4.1 超低功耗之混頻器電路 23
4.2 延遲可變之相位位移電路 26
4.2.1相位頻率偵測器 28
4.2.2電流式沖電泵 31
4.2.3環形震盪器 33
4.2.4開迴路之電壓控制震盪器 35
4.3 電路模擬結果 35
4.4 電路佈局 40

第五章 晶片量測 37
5.1 量測方式 41
5.2 量測結果 42
第六章 結論與未來展望 47

參考文獻 48

圖目錄

圖2.1超再生接收器前端電路架構[1] 5
圖2.2 ASK超低功耗無線傳輸晶片電路架構[2] 5
圖2.3將頻率訊號轉振幅訊號之架構圖[3] 7
圖2.4接收機解調電路架構圖[3] 7
圖2.5超低功耗接收器之效能比較圖[3] 9
圖2.6使用類比混頻器與延遲電路達到解調目的之架構圖[4] 10
圖2.7 DLL/PLL-based解調法之架構圖[5] 11
圖2.8 DLL/PLL-based的解調示意圖[5] 11
圖2.9使用數位電路進行解調之示意圖[7] 12
圖2.10使用注入鎖定之技巧以達到解調之目的[3] 13
圖2.11使用Injection Locked Frequency Divider技術達成頻率轉振幅之目的以進行解調[3] 13
圖3.1以Pseudo-NMOS為主架構之NOR電路 16
圖3.2數位電路輸出為”1”之概念等效圖,其 為電路負載 17
圖3.3數位電路輸出為”0”之概念等效圖,其 為電路負載 18
圖3.4電晶體之 - 特性曲線圖 20
圖3.5 Bulk driven與Gate driven電晶體I-V特性曲線圖 22
圖4.1頻率鍵移接收解調電路架構 24
圖4.2可變速率之超低功耗接收解調電路架構 24
圖4.3 Zero-IF解調架構圖 25
圖4.4 超低功耗混頻器電路 26
圖4.5鎖相迴路電路架構[15] 27
圖4.6相位偵測電路特性曲線圖 28
圖4.7 (a)相位偵測電路架構圖;(b) D型正反器電路圖 29
圖4.8 (a)訊號A相位領先B示意圖;(b)訊號B相位領先A示意圖 30
圖4.9充電泵電路圖[15] 31
圖4.10 (a)充電泵充電時示意圖;(b)充電泵放電時示意圖 32
圖4.11震盪器的線性模型 32
圖4.12環形震盪器之電路架構圖 34
圖4.13開迴路壓控震盪器電路 35
圖4.14解調電路模擬圖(tt, 25度) pre-simulation 36
圖4.15解調電路模擬圖(ff, 0度) pre-simulation 36
圖4.16解調電路模擬圖(ss, 75度) pre-simulation 37
圖4.17輸入訊號為100mV時之模擬結果 37
圖4.18壓控環型振盪器模擬結果 38
圖4.19電路布局圖Chip Size : 0.853 x 0.748 mm2 40
圖4.20電路布局相對位置圖 40
圖5.1量測方式示意圖 41
圖5.2資料傳輸速率為40Mb/s時之輸出結果 42
圖5.3資料傳輸速率為20Mb/s時之輸出結果 42
圖5.4資料傳輸速率40Mb/s時之輸出眼圖 43
圖5.5資料傳輸速率20Mb/s時之輸出眼圖 43
圖5.6鎖相迴路輸出波形 44
圖5.7能源效益與資料傳輸速率統計圖 45
圖5.8晶片微影圖 45
圖5.9 PCB照相 46

表目錄

表2.1ASK, FSK文獻比較表 8
表4.1鎖相迴路之參數 28
表4.2電路預計規格表 38
表4.3文獻比較表 39
表5.1輸出眼圖各參數表 44
表5.2量測結 46

參考文獻 參考文獻(References)

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