本論文的研究動機在設計一套驗證智慧型串列式快閃記憶晶片之開發平台。並利用此系統平台來測試智慧型串列式快閃記憶晶片的記憶體架構存取方法及硬體介面功能。

 隨著科技與製造技術的進步，各種諸如個人數位助理機(PDA)、數位相機、行動電話、筆記型電腦之類的電子設備的功能愈來愈強大，導致使用者對於大量資料儲存空間的需求愈來愈多，使得各式各樣記憶卡紛紛被推出，如CF Card、SD Card等等。但欲存取這些記憶卡內的資料時，這些電子設備產品需設有其專屬介面。但目前許多電子設備的產品並未整合這些介面，便造成使用的不便。

 有建於此等等問題的解決，此串列式快閃記憶晶片規格設計使用一般通用的UART埠為主要的資料傳輸介面及指令控制介面方式，以提供一種適用性廣之傳輸介面，並可外加利用並列資料匯流排介面來達
到傳輸高速資料能力，以及內建資料儲存和檔案管理功能來降低資料存取時系統所須要的處理能力資源。因此利用本儲存媒體及介面，便可使電子設備產品無須額外增設特殊規格的存取介面時也能管理使用大型容量記憶體(卡)的能力。

 本論文的智慧型串列式快閃記憶晶片之開發平台主要是用來驗證“智慧型串列式快閃記憶晶片”之規格及功能。整體的發展平台實現利用系統晶片SOC(System on Chip)的平台設計架構上，使用Altera FPGA、8051單晶片IP Core及快閃記憶體三種主要單元來建構完成，並利用此發展平台來驗證以得到結果，確認本文所設計記憶晶片開發平台上驗證測試智慧型串列式快閃記憶晶片功能確實可行。

This paper is to design a new developing flat-form for verifying an intelligent series flash memory IC. Also, we use this plat-form to test the function of access method of new memory control structure of the intelligent series flash memory IC and hardware interface.

 With the progress of technical and manufacturing technology, the functions of electronic equipments are getting more and more powerful, such as PDA , DSC, mobile phone and notebook computer . And it causes the user’s demand for the larger data storage become more and more. Therefore, it makes many kinds of memory card being come out, such as CF Card, SD Card and so on. But these electronic products need their exclusively interface when we want to access the data. At present, many electronic products do not integrate these interfaces, and it makes the user is inconvenient when using them.

 To solve this kind of question, the design of series flash memory IC using a common currency UART port to be the main interface for the data transmission and the command control, and provide a widely suitable interface. And we could the use additional parallel bus interface to achieve the ability of high speed data transmission, and reduce system’s resources when data access by using the functions of data storage and file management which is built inside it. Therefore, by using this storage medium and interface, we could manage and use the high density memory (card) without additional access interface of special specification.

 The description of this paper is to verify the specification and function of “the intelligent series flash memory IC” by using the developing plat-form of intelligent series flash memory IC. To carry out the design of whole developing plat-form, we need to use Altera FPGA, 8051 Microcontroller IP Core and Flash Memory, and also based on the framework of SOC plat-form. Actually, we got the result by verified with this developing flat-form, and confirmed it is workable to test the function of intelligent series flash memory IC by using this memory IC plat-form.

摘要	I
ABSTRACT	III
目錄	V
圖目錄	IX
表目錄	XII

目錄
第一章緒論	1
1.1  研究背景	1
1.2  研究動機與目的	2
1.3  論文結構	4
第二章 快閃記憶體之簡介	5
2.1  快閃記憶體的介紹	5
2.2  快閃記憶體之種類與結構	5
2.2.1  NOR FLASH MEMORY應用技術	7
2.2.2  NAND FLASH MEMORY應用技術	8
2.3  快閃記憶體之動作原理	9
2.4  快閃記憶體之規格	10
2.4.1  快閃記憶體的外觀及腳位功能定義	11
2.4.2  快閃記憶體內部組織結構	13
2.4.3  快閃記憶體之操作模式	15
2.5 結論	21
第三章 智慧型串列式快閃記憶晶片之架構	22
3.1 簡介	22
3.2  智慧型串列式快閃記憶晶片之特色	24
3.2.1  智慧型串列式快閃記憶晶片之優點	24
3.2.2  智慧型串列式快閃記憶晶片之腳位功能定義	26
3.2.3  智慧型串列式快閃記憶晶片之外觀腳位	27
3.3  智慧型串列式快閃記憶晶片之架構	28
3.3.1  串列資料傳送模式架構	28
3.3.2  並列資料傳送模式架構	30
3.4  軟體架構之簡介	31
3.4.1  命令控制模式	34
3.4.2  資料傳送模式	41
3.5  記憶體晶片之檔案管理模式簡介	44
3.5.1  磁碟作業管理系統簡介	44
3.5.2  FAT之叢集簡介	45
3.5.3  檔案配置表之簡介	46
3.5.4  磁碟機之容量計算方法	47
3.5.5  起動區(BOOT)之內容	47
3.5.6  檔案目錄之內容	48
3.5.7  記憶體晶片之記憶檔案格式化	49
3.6  結論	50
第四章 智慧型串列式快閃記憶晶片開發平台之驗證	51
4.1 快閃記憶晶片開發驗證之流程	51
4.2  硬體開發平台之簡介	54
4.2.1 快閃記憶晶片之開發平台參考電路圖	56
4.2.2  系統晶片(SYSTEMS ON CHIP)內部之架構	61
4.3  開發平台之記憶體配置說明	63
4.4 串列式快閃記憶晶片之功能模擬驗證	66
4.4.1  命令控制模式模擬驗證	66
4.4.2  記憶體資料抹除模擬驗證	67
4.4.3  記憶體資料寫入模擬驗證	68
4.4.4  記憶體資料讀取模擬驗證	69
4.4.5  檔案資料傳送之驗證	70
4.4.6  檔案資料接收之驗證	71
4.5  快閃記憶晶片開發平台之實體驗證	72
4.6  結論	73
第五章 總結與未來展望	74
5.1  總結	74
5.2  未來展望	75
參考文獻	77
 
圖目錄
圖2.1 快閃記憶體CELL的架構	6
圖2.2 快閃記憶體UNIT CELL面積尺寸	7
圖2.3 快閃記憶體應用範圍	8
圖2.4 快閃記憶體之動作原理模型圖	9
圖2.5快閃記憶體外觀圖	11
圖2.6 NAND TYPE快閃記憶體CELL架構	14
圖2.7 NAND TYPE快閃記憶體內部結構	14
圖2.8 DEVICE READ ID OPERATION	16
圖2.9 DEVICE READ1 OPERATION	17
圖2.10 DEVICE READ2 OPERATION	18
圖2.11 DEVICE PAGE PROGRAM OPERATION	19
圖2.12 DEVICE BLOCK ERASE OPERATION	19
圖2.13 RESET DEVICE OPERATION	20
圖3.1串列式快閃記憶體晶片之外觀腳位參考圖	27
圖3.2智慧串列式快閃記憶晶片內部架構方塊圖	28
圖3.3 串列資料傳送模式參考方塊圖	29
圖3.4 MULTIPLE DEVICE串列資料傳送模式參考方塊圖	29
圖3.5 並列資料傳送模式參考方塊圖	30
圖3.6 MULTIPLE DEVICE並列資料傳送模式參考方塊圖	31
圖3.7 軟體架構圖	32
圖3.8命令控制指令之協定	34
圖3.9 串列通訊資料格式	34
圖3.10 HOST 寫入DEVICE並列資料之協定	35
圖3.11 HOST 讀取DEVICE並列資料之協定	35
圖3.12 快閃記憶晶片之操作模式狀態圖	36
圖3.13 DEVICE電源開機初始認證流程圖	37
圖3.14 DEVICE設定使用串列或並列資料傳輸流程圖	38
圖3.15 DEVICE 設定使用安全模式流程圖	39
圖3.16 DEVICE 取消使用安全模式控制流程圖	40
圖3.17 系統寫入檔案資料流程圖	41
圖3.18 系統讀取檔案資料流程圖	42
圖3.19 系統刪除檔案資料流程圖	43
圖3.20 磁碟FAT格式化後內容	44
圖3.21磁碟起動區內容	48
圖3.22 快閃記憶晶片之格式化流程圖	49
圖4.1快閃記憶晶片開發驗證之流程圖	53
圖4.2 快閃記憶晶片開發平台之架構圖	55
圖4.3 快閃記憶晶片開發平台之實體電路板	55
圖4.4快閃記憶晶片之開發平台參考電路圖	56
圖4.5系統晶片(SYSTEMS ON CHIP)內部之架構	61
圖4.6 8051 IP CORE內部RTL VIEW	62
圖4.7 MCU 8051記憶體架構	63
圖4.8 使用記憶體頁面控制說明	65
圖4.9 命令控制模擬圖	66
圖4.10 記憶體資料抹除模擬圖	67
圖4.11 記憶體資料寫入模擬圖	68
圖4.12 記憶體資料讀取模擬圖	69
圖4.13 檔案資料傳送模擬圖	70
圖4.14 檔案資料接收模擬圖	71
圖4.15 快閃記憶晶片開發平台及測試環境圖	72
圖5.1 USB COMBO IS-DISK外觀圖	75

表目錄
表1.1記憶卡的產品規格	1
表2.1快閃記憶體之種類	6
表2.2快閃記憶體之操作模式	15
表2.3 快閃記憶體之命令控制表	15
表2.4 DEVICE RETURN STATUS DEFINE	20
表3.1 串列式快閃記憶體晶片腳位之定義	26
表3.2 智慧型串列式快閃記憶晶片指令表	33
表3.3 FAT16 (CLUSTER)叢集大小	45
表3.4 FAT16 和FA32叢集比較表	46
表3.5 FAT叢集與磁碟機容量比較表	47
表3.6 檔案目錄內容表	48
表4.1 開發平台之記憶體配置表	64

[1] CF+ and CompactFlash Specification Revision 1.4, 2000.

[2] SD Memory Card Specifications, Version 1.0, March, 2000.

[3] Microsoft Extensible Firmware Initiative FAT32 File System 				Specification, Revision 1.03, December, 2000.

[4] Flash File System Optimized for Page-Mode Flash Technologies,
		US patent 5,937,425, M-System, 1999.

[5] Smart Media Format Introduction (Software Considerations),
		Memory Product & Technology Division, Samsung, 1999.

[6] Chi Te Chang, Platform Design on Flash Disk Controller, 
		Master’s thesis, Dept. of Electronic Engineering,
		Tamkang Unvi., Taiwan, ROC, 2003.

[7] Yi-Hsiu Chen, Design of a Test bench for Secure Digital Card Controllers, 
		Master’s thesis, Dept. of Electronic Engineering,
		Tamkang Unvi., Taiwan, ROC, 2004.

[8] Yi-Fang Wei, Data Transfer Block Design for SD Controller, 
		Master’s thesis, Dept. of Electronic Engineering,
		Tamkang Unvi., Taiwan, ROC, 2004.

[9] http://www.altera.com/literature/lit-acx.jsp

[10] http://www.samsung.com/Products/Semiconductor/Flash/NAND/512Mbit/K9F1208U0M/K9F1208U0M.htm

[11] http://www.toshiba.com/taec/components/Datasheet/TC58DVG02A1FT_030110.pdf

[12]
http://www.amd.com/us-en/assets/content_type/white_papers_and_tech_docs/21356e.pdf

[13]
http://www.intel.com/design/flcomp/datashts/290667.htm

[14] 鄭信源著，Verilog硬體描述語言數位電路設計實務，儒林圖書有限公司，民國91年。

[15] 胡振華著，VHDL與FPGA設計，全華科技圖書股份有限公司，民國90年

[16] Robert S. Lai / The Waite Group著, 張錫正譯，MS-DOS設備驅動程式之設計，文京圖書有限公司，民國84年。

[17] 蕭如燈著，SOPC系統設計，儒林圖書有限公司，民國92年。