由於電腦相關產品產量一直持續成長，在日益重視節能減碳的環保環境條件下，電腦晶片皆以低功率消耗為發展目標。本論文提出之新型緩衝放大器可適用於電腦相關產品晶片設計上。
其新型緩衝器具有二種緩衝放大器之特性，第一種特性是分離回授控制路徑CMOS緩衝放大器：是利用及回授輸出信號以切換分離路徑，並結合延遲單元以達到消除輸出短路電流功率消耗目的。第二種特性是拔靴式低電壓驅動器：主要是採用拔靴式(bootstrapped)大電容，提升MOSFET的交換速度，降低功率延遲乘積(Power-delay product)消耗。
本論文之模擬環境以台灣積體電路公司0.35μm製程，與Intel ICH10 Chipset的時脈(14MHz、33MHz及48MHz)為主要模擬頻率，其模擬電壓條件為3.3V到1.8V(0.5V為一階)，模擬溫度條件為 -40℃到140℃ (10℃為一階)，此新型緩衝放大器與其他緩衝放大器在14MHz、33MHz及48MHz比較之下，在1.8V的功率延遲乘積比最好，其值分別為10.3%、10.8%、9.1%。

Due to the productivity growth of computer relevant products and based on the nowadays environment of respecting to the energy conservation, low power dissipation of computer chipset becomes one of the development goals. This paper is to address a new type of CMOS buffer which can be compatible in all the chipset design in computer relevant products. 
This new type of CMOS buffer has two main features. Firstly, this Feedback- controlled Split-path CMOS Buffer can distinguish the output signals, and then depart the path. In another words, it would eliminate the power dissipation of output short-current if the CMOS buffer has this inverted-delay-unit. Secondly, it has Bootstrapping Low-Voltage Driver features. This driver is to combine bootstrapping large capacitor to the MOSFET switch speed more than fast, it would eliminate the power-delay product dissipation.
The simulated environment in this paper is based on the manufacture process of 0.35μm in TSMC and Intel ICH10 Chipset (14MHz, 33MHz and 48MHz) as main simulated frequency. The simulated range of voltage is from 3.3V to 1.8V (0.5V is the interval.). The simulated range of temperature is from -40℃ to 140℃ (10℃ is the interval.). As compared this CMOS buffer with others in 14MHz, 33MHz and 48MHz. At 1.8V this new type of CMOS buffer than the best of power-delay product dissipation and its value were 10.3%, 10.8%, 9.1%.

誌謝
中文摘要	I
英文摘要	II
目錄		III
圖目錄		VI
表目錄		VIII
第一章　緒論	1
1.1　前言	1
1.2　研究動機與目的	2
1.3　論文架構	3
第二章　基本數位緩衝放大器及功率消耗	4
2.1　緩衝器的功率消耗	4
2.1.1　靜態功率消耗	4
2.1.2　動態功率消耗	5
2.1.3　短路功率消耗	6
2.2　逐級緩衝放大器	7
2.3　可變倍率緩衝放大器	10
第三章　分離路徑的緩衝放大器	12
3.1　低功率CMOS時脈緩衝放大器	12
3.2　分離回授控制路徑CMOS緩衝放大器	15
3.3　電荷轉移分離回授控制路徑CMOS緩衝放大器	18
3.4　改良式有條件拔靴式閂鎖CMOS驅動器	22
第四章　新型拔靴式分離回授控制路徑CMOS緩衝放大器(New Bootstrapping Feedback- controlled Split-path CMOS Buffer)	25
4.1　電路架構	25
4.2　工作原理說明	27
4.3　Intel ICH10標準說明	29
4.3.1　模擬電容負載計算	29
4.3.2　量測單端時脈波型標準	30
4.4　模擬結果與比較	31
4.4.1　Intel ICH10標準之各數位緩衝器模擬結果	33
4.4.2　數位緩衝器的變動電壓之模擬結果	35
4.4.3　 Post-sim在SS、TT、FF、SF、FS及-40℃～140℃模擬	41
第五章　結論與未來發展	53
參考文獻	54



 
圖目錄
圖1.1　Intel Chipset電腦架構方塊圖	2
圖1.2　Intel ICH10 Chipset概念系統時脈方塊圖	3
圖2.1　CMOS反相器動態功率消耗圖	5
圖2.2　CMOS反相器短路電流狀況圖	6
圖2.3　逐級緩衝放大器示意圖	7
圖2.4　逐級緩衝放大器分析說明圖	8
圖2.5　可變倍率放大器示意圖	10
圖3.1　低功率COMS時脈緩衝放大器	12
圖3.2　低功率COMS時脈緩衝放大器時序圖	13
圖3.3　分離回授控制路徑CMOS緩衝放大器	15
圖3.4　分離回授控制路徑CMOS緩衝放大器時序圖	16
圖3.5　電荷轉移分離回授控制路徑CMOS緩衝放大器	18
圖3.6　電荷轉移二極體	19
圖3.7　電荷轉移分離回授控制路徑CMOS緩衝放大器時序圖	19
圖3.8　改良式有條件拔靴式閂鎖CMOS驅動器	22
圖3.9　改良式有條件拔靴式閂鎖CMOS驅動器時序圖	23
圖4.1　新型拔靴式分離回授控制路徑CMOS緩衝放大器電路圖	26
圖4.2　新型拔靴式分離回授控制路徑CMOS緩衝放大器時序圖	27
圖4.3　Intel ICH10 USB 48MHZ走線示意圖	29
圖4.4　Intel ICH10單端時脈電氣特性波形示意圖	30
圖4.5　新型拔靴式分離回授控制路徑CMOS緩衝放大器之Post-sim波型圖	31
圖4.6　新型拔靴式分離回授控制路徑CMOS緩衝放大器之IC Layout圖	32

 
表目錄
表4.1　模擬Intel ICH10 48MHZ電氣標準	33
表4.2　模擬Intel ICH10 33MHZ電氣標準	33
表4.3　模擬Intel ICH10 14.318MHZ電氣標準	34
表4.4　各數位緩衝器在48MHZ & 3.3V之模擬結果	35
表4.5　各數位緩衝器在48MHZ & 2.8V之模擬結果	35
表4.6　各數位緩衝器在48MHZ & 2.3V之模擬結果	36
表4.7　各數位緩衝器在48MHZ & 1.8V之模擬結果	36
表4.8　各數位緩衝器在33MHZ & 3.3V之模擬結果	37
表4.9　各數位緩衝器在33MHZ & 2.8V之模擬結果	37
表4.10　各數位緩衝器在33MHZ & 2.3V之模擬結果	38
表4.11　各數位緩衝器在33MHZ & 1.8V之模擬結果	38
表4.12　各數位緩衝器在14.318MHZ & 3.3V之模擬結果	39
表4.13　各數位緩衝器在14.318MHZ & 2.8V之模擬結果	39
表4.14　各數位緩衝器在14.318MHZ & 2.3V之模擬結果	40
表4.15　各數位緩衝器在14.318MHZ & 1.8V之模擬結果	40
表4.16　 Post-sim 48MHZ &3.3V模擬在溫度-40℃～140℃	41
表4.17　 Post-sim 48MHZ &2.8V模擬在溫度-40℃～140℃	42
表4.18　 Post-sim 48MHZ &2.3V模擬在溫度-40℃～140℃	43
表419　 Post-sim 48MHZ &1.8V模擬在溫度-40℃～140℃	44
表420　 Post-sim 33MHZ &3.3V模擬在溫度-40℃～140℃	45
表4.21　 Post-sim 33MHZ &2.8V模擬在溫度-40℃～140℃	46
表4.22　 Post-sim 33MHZ &2.3V模擬在溫度-40℃～140℃	47
表4.23　 Post-sim 33MHZ &1.8V模擬在溫度-40℃～140℃	48
表4.24　 Post-sim 14.318MHZ &3.3V模擬在溫度-40℃～140℃	49
表4.25　 Post-sim 14.318MHZ &2.8V模擬在溫度-40℃～140℃	50
表4.26　 Post-sim 14.318MHZ &2.3V模擬在溫度-40℃～140℃	51
表4.27　 Post-sim 14.318MHZ &1.8V模擬在溫度-40℃～140℃	52

[1] Intel Tylersburg EP, WS, EN 2S Platform Design Guide, Rev.1.6
[Online]. Available: http://www.intel.com/IBL/

[2] Intel I/O Controller Hub 10(ICH10) family Datasheet, Rev. 0.3
[Online]. Available: http://www.intel.com/IBL/

[3] “邏輯閘層次電源分析”，南港IC設計育成中心, Jun. 2009
http://www.nspark.org.tw/webfiles/Power_Analysis.pdf

[4] “VLSI電路設計第五章CMOS反相器”，國立中正大學電機工程研究所.
http://2.dx1.elecfans.com/p/CMOS%B7%B4%CF%E0%C6%F7.pdf

[5] 楊維斌， 高性能數位緩衝放大器之分析及設計，淡江大學電機工程學系碩士論文， 1997。

[6] N.C.LI, Gene L, Haviland and A.A. Tuszynski, “CMOS Tapered Buffer.” IEEE Journal of Sold-State Circuits, vol. 25, NO.4 Aug. 1990.

[7] S. R. Vemuru and A. R. Thorbjornsen, “Variable-Taper CMOS Buffer.” IEEE J. of Sold-State Circuits, vol. 26, NO.9 Sept. 1991.

[8] Kei-Yong Khoo and Alan N. Willson, “Low Power CMOS Clock Buffer.” in Proc. Int. Symp. On Circuits and System (ISCAS’94), May 30-June 2, 1994.

[9] Hong-Yi Huang and Yuan-Hua Chu, “Feedback-Controlled Split-Path CMOS Buffer.” in Proc. Int. Symp. On Circuits and systems(ISCAS’96), May 12-15, 1996.

[10] Kuo-Hsing Cheng, Wei-Bin Yang, and Hong-Yi Huang, “The Charge-Transfer Feedback-Controlled Split-path CMOS Buffer.” IEEE Tran. On Circuits and Systems-2: Analog and Digital Signal Processing, vol.46 NO.3 Mar.1999

[11] Jong-Woo Kim and Bai-Sun Kong, “Low-Voltage Bootstrapped CMOS Drivers with Efficient Conditional Bootsrtapping.” IEEE Tran. On Circuits and Systems-2: Express Briefs, vol.55 NO.6 June.2008

[12] J.H. Lou and J.B. Kuo, “A 1.5V Full-swing Bootstrapped CMOS Large Capacitive-Load Driver Circuit Suitable for Low-Voltage CMOS VLSI.” IEEE Journal of Sold-State Circuits, vol. 32, N1.4 Jan. 1997