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系統識別號 U0002-0608201222104900
中文論文名稱 步進馬達控制器之FPGA設計
英文論文名稱 FPGA-based Design for Stepping Motor Controller
校院名稱 淡江大學
系所名稱(中) 電機工程學系碩士在職專班
系所名稱(英) Department of Electrical Engineering
學年度 100
學期 2
出版年 101
研究生中文姓名 陳怡君
研究生英文姓名 Yi-Jiun Chen
電子信箱 iris509726@hotmail.com
學號 799440176
學位類別 碩士
語文別 中文
口試日期 2012-07-11
論文頁數 61頁
口試委員 指導教授-翁慶昌
委員-王偉彥
委員-龔宗鈞
委員-李世安
委員-王銀添
委員-翁慶昌
中文關鍵字 步進馬達  馬達控制器  FPGA 
英文關鍵字 Motor  Motor Controller  FPGA 
學科別分類 學科別應用科學電機及電子
中文摘要 本論文結合AI馬達可設定速度軌跡的概念與運動控制卡的技術,以軟硬體共同設計方式將步進馬達控制器實現在FPGA晶片上。主要有三個部分:(1)RS-232通訊模組,(2)NIOS II主控制端,及(3)馬達控制器。在RS-232通訊模組上,本論文以硬體描述語言(Verilog HDL)來撰寫封包接收格式,並藉由匯流排傳輸架構(Avalon Bus)將控制命令傳送至NIOS II主控制端。在NIOS II主控制端上,本論文利用控制命令計算出加速度、定速度、減速度及這三種速度的執行時間,再透過Avalon Bus將計算結果傳送給馬達控制器。在馬達控制器設計上,本論文參考運動控制卡的功能設計各種功能模組,每個模組皆掛載至Avalon Bus上,未來可隨意新增或移除功能。由實驗結果可知,步進馬達在低中高各種速度皆可正常運作。此外,本論文所提出的架構與設計方式,讓非馬達控制專業領域的使用者可以輕鬆的操作。
英文摘要 In this thesis, the concepts of setting AI motor speed track and motion control card technology are combined. The hardware/software co-designed method is applied to design a stepping motor controller and implement it on the FPGA chip. There are three main parts: (1) RS-232 communication module, (2) NIOS II master, and (3) motor controller. In the RS-232 communication module, the packet receive format by Verilog Hardware Description Language (HDL) is designed. The control commands are sent to the NIOS II master through Avalon Bus. In the NIOS II master, the acceleration, maximum speed, deceleration, and three speed execution time are calculated by control commands. The calculation results are sent to the motor controller through Avalon Bus. In the motor controller, the functional design of motion control card is reference to design various functional modules. Each module is mounted to the Avalon Bus, they are free to be mounted or removed in the future. The experimental results illustrate that the motor can be normal operation in any speed. Moreover, the proposed architecture and design can let the inexperienced users operate it easily.
論文目次 目錄
中文摘要 I
英文摘要 II
目錄 III
圖目錄 VI
表目錄 IX
第一章 序論 1
1.1 研究背景 1
1.2 研究動機 2
1.3 論文架構 3
第二章 各類馬達技術分析 4
2.1 AI馬達 4
2.2 運動控制卡控制步進與伺服馬達技術分析 8
第三章 軟硬體共同設計平台 15
3.1 DE0開發板功能說明 15
3.2 軟體設備 18
3.3 Avalon Bus簡介 21
3.4 Avalon Bus模組 21
3.5 Master設計 22
3.5.1 基本Master讀取傳輸 22
3.5.2 基本Master寫入傳輸 24
3.6 Slave設計 25
3.6.1 基本Slave讀取傳輸 26
3.6.2 基本Slave寫入傳輸 27
第四章 馬達控制器之設計與實現 29
4.1 硬體設備 29
4.2 軟硬體共同設計 36
4.3 RS-232通訊模組 38
4.4 馬達控制器設計 40
第五章 實驗結果與分析 55
第六章 結論與未來展望 59
參考文獻 60

圖目錄
圖2.1、RX-64的實體外觀圖 4
圖2.2、AI馬達的控制系統流程圖 4
圖2.3、RX-64傳輸封包 5
圖2.4、AI馬達傳輸封包數據結構 6
圖2.5、使用運動控制卡來控制馬達的系統流程圖 8
圖2.6、四相式步進馬達的基本構造圖 10
圖2.7、步進馬達的運轉原理 10
圖2.8、AC伺服馬達的運轉原理(半閉迴路) 11
圖2.9、AC伺服馬達的運轉原理(全閉迴路) 12
圖2.10、馬達的工作原理「弗萊明左手定則」 12
圖2.11、運動控制器傳輸方式 14
圖3.1、Altera DE0開發板 16
圖3.2、DE0平台的結構框圖 16
圖3.3、SOPC系統的軟硬體共同設計架構 20
圖3.4、Avalon裝置示意圖 21
圖3.5、基本Master讀取傳輸 24
圖3.6、基本Master寫入傳輸 25
圖3.7、基本Slave讀取傳輸 27
圖3.8、基本Slave寫入傳輸 28
圖4.1、馬達控制電路設計之硬體控制流程 29
圖4.2、人機介面 30
圖4.3、USB轉RS-232傳輸線 30
圖4.4、DE0開發平台 32
圖4.5、軟硬體共同設計之系統方塊圖 32
圖4.6、軟硬體共同設計之步驟流程圖 33
圖4.7、LPP-3025T可程式線性直流電源供應器 34
圖4.8、馬達驅動器CSD2109-P 34
圖4.9、2相步進馬達PK245MA 36
圖4.10、軟硬體共同設計之系統架構圖 36
圖4.11、加減速梯型曲線圖 38
圖4.12、為同步串列傳輸信號的位元傳送格式 39
圖4.13、為非同步串列傳輸信號的字元傳送格式 39
圖4.14、馬達控制器之系統架構圖 40
圖4.15、降頻器模組 41
圖4.16、加減速模組 42
圖4.17、速度運轉模式的梯形曲線圖 42
圖4.18、加減速模組流程圖 44
圖4.19、急停模組 45
圖4.20、急停模組流程圖 46
圖4.21、I/O模組 47
圖4.22、I/O模組流程圖 48
圖4.23、激磁/解磁模組 49
圖4.24、正轉/反轉模組 50
圖4.25、脈波產生器模組 51
圖4.26、控制參數N和頻率成反比 52
圖4.27、控制參數N和頻率成正比 53
圖4.28、脈波產生器模組流程圖 54
圖5.1、低定速低加減速 55
圖5.2、中定速中加減速 56
圖5.3、高定速高加減速 56
圖5.4、高定速高加減速的輸出脈波信號 57
圖5.5、高定速高加減速的脈波信號分析圖 58

表目錄
表2.1、RX-64的規格表 5
表4.1、RS-232腳位說明 31
表4.2、馬達驅動器功能切換開關 35
表4.3、2相步進馬達規格表 35
表4.4、NIOS II腳位說明 37
表4.5、串列傳輸與並列傳輸之比較 38
表4.6、降頻器模組腳位說明 41
表4.7、加減速模組之腳位說明 42
表4.8、加減速模組之暫存器說明 43
表4.9、急停模組之腳位說明 45
表4.10、急停模組之暫存器說明 45
表4.11、I/O模組之腳位說明 47
表4.12、I/O模組之暫存器說明 47
表4.13、激磁/解磁模組之腳位說明 49
表4.14、激磁/解磁模組之暫存器說明 49
表4.15、正反轉模組之腳位說明 50
表4.16、正反轉模組之暫存器說明 50
表4.17、基本除頻器之除N結果 51
表4.18、積分除頻器之結果 52
表4.19、脈波產生器模組之腳位說明 53
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[15] 何文豪,採用單迴路差異積分調制器之分數是頻率和成器設計,國立中山大學電機工程研究所碩士論文,2005。
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