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系統識別號 U0002-0603201211274400
中文論文名稱 新型內插電路應用於多頻率輸出之鎖相迴路
英文論文名稱 A Phase-Locked Loop with Multi-Frequency Outputs by Using New Interpolator Circuit
校院名稱 淡江大學
系所名稱(中) 電機工程學系碩士班
系所名稱(英) Department of Electrical Engineering
學年度 100
學期 1
出版年 101
研究生中文姓名 廖朝正
研究生英文姓名 Chao-Cheng Liao
電子信箱 698450144@s98.tku.edu.tw
學號 698450144
學位類別 碩士
語文別 中文
口試日期 2012-01-09
論文頁數 106頁
口試委員 指導教授-楊維斌
委員-羅有龍
委員-江正雄
中文關鍵字 鎖相迴路  相位內插  多頻率輸出 
英文關鍵字 Phase-Locked Loop  phase interpolate  interpolator  multi-frequency 
學科別分類 學科別應用科學電機及電子
中文摘要 由於製程演進及科技的進步,電路系統中所須的時脈訊號越來越快,晶片內部的非理想效應會使相位產生偏差延遲,導致資料結果錯誤,此時時脈同步的問題就非常重要,時脈同步的技術通常使用鎖相迴路(PLL)或是延遲鎖定迴路(DLL)來完成系統時脈的整合。
在鎖相迴路系統中,應用的層面也越來越廣,如:頻率合成器
(Frequency Synthesizer)、訊號與資料回復(Clock and Data Recovery,CDR)等應用。而在SOC(system on a chip)方面來看,也利用鎖相迴路中電壓控制振盪器的輸出頻率回授時的任意除頻器(÷N)來合成多個頻
率子系統所須的時脈,並利用其上升時間和下降時間的時脈信號觸發來動作。
本論文是利用相位內插電路(Interpolator)在電壓控制振盪器(Voltage-Controlled Oscillator, VCO)的延遲級中不同的相位間做內插,產生更多不同的相位,再經過相位合成器合成出更多不同的頻率輸出,也可用於非整數除頻器上。論文中將提出新的內插電路,並應用在新的架構中,應用於在4 個相差90°相位中內插輸出12 個相差30°的相位,並合成6 倍頻以及許多非整數除頻。此PLL 系統輸入頻率14.318 MHz 可由晶體振盪產生,輸出可達800 MHz,適用於主機板上。
英文摘要 With the extensive growth of the demand for high speed system, the required clock rate continues increasing. Thus, the issue of the clock synchronization in the subsystems
becomes more and more important, which results in a great improvement on the clock skew and the data link technology. Phase-locked loop(PLL) and delay-locked loop(DLL) provide a well locking loop for the clock synchronization in the system.
PLL has been widely used in various research fields, ex: frequency synthesizers, clock and data recovery and so on. In a system on a chip, clock generators are used the PLL to satisfied the demand, and the clock is used as multiple frequencies for subsystems.
This paper describes a voltage controlled oscillator(VCO) and the interpolator combine to generate multiplier and fractional-n clock frequencies. In the paper, will provide a new interpolator in the new architecture, which is four different phase input and twelve phase output by interpolator. The input frequencies is 14.318 MHz and the output frequencies is 800MHz in the PLL system.
論文目次 目錄
中文摘要 I
英文摘要 II
內文目錄 III
圖表目錄 VII

第一章 序論 1
1.1 背景 1
1.2 研究動機 1
1.3 論文架構 2

第二章 鎖相迴路及內插電路的基本原理與系統分析 3
2.1鎖相迴路之類別與介紹 3
2.1.1線性鎖相迴路(LPLL) 3
2.1.2半數位鎖相迴路(HDPLL) 4
2.1.3全數位鎖相迴路(ADPLL) 6
2.2半數位鎖相迴路之系統分析 8
2.2.1鎖相迴路之參數 8
2.2.2鎖相迴路組成元件之討論 14
2.2.3鎖相迴路之數學模型分析 18
2.2.3.1鎖相迴路的線性微分方程 19
2.2.3.2半數位鎖相迴路的轉移函數分析 24

2.3相位內插電路 34
2.3.1相位內插分析 34
2.3.2數位式相位內插電路 37
2.3.3類比式相位內插電路 39

第三章 以電壓控制振盪器配合新型相位內插電路設計 41
3.1電壓控制振盪器原理及電路 41
3.2新型相位內插電路設計 46
3.2.1相位內插設計之原理 46
3.2.2相位內插電路 49
3.3電壓控制振盪器配合相位內插電路架構 52
3.3.1整體電路架構 52
3.3.2偏壓點線性度 55
3.4時脈抖動類型及內插精準度討論 57
3.4.1週期循環對週期循環抖動(cycle to cycle jitter) 57
3.4.2週期抖動(period jitter) 58
3.4.3峰對峰值抖動(Peak-Peak Jitter) 58
3.4.4方均根值抖動(RMS Jitter) 59
3.4.5長期抖動(long-term jitter) 60
3.4.6內插精準度之影響 61
3.5電路佈局與晶片量測 63
3.5.1電路佈局 63
3.5.2電路模擬結果 66
3.5.3晶片量測 68

第四章 相位內插應用於鎖相迴路之設計與模擬 73
4.1 相位頻率偵測器(PFD) 74
4.1.1傳統靜態相位頻率偵測器 75
4.1.2相位頻率偵測器的非理想特性 76
4.1.3動態相位頻率偵測器 78
4.1.4相位頻率偵測器的模擬結果 79
4.2 電流式充電泵(CP) 81
4.2.1充電泵的特性 82
4.3 迴路濾波器(LP) 84
4.3.1迴路濾波器對系統的影響 84
4.4 電壓控制振盪器(VCO) 86
4.4.1電壓控制振盪器的性能指標 86
4.4.2電壓控制振盪器電路模擬 87
4.5 相位內插電路(PI) 90
4.5.1相位內插電路對鎖相迴路的影響 90
4.5.2相位內插電路模擬 91
4.6 相位頻率合成器(PFC) 92
4.7 除頻器(FD) 95
4.8 鎖相迴路電路佈局與模擬 96
4.8.1鎖相迴路之電路佈局 97
4.8.2鎖相迴路之Post-simulation模擬結果 98
4.8.3文獻比較 101
4.9 量測考量 102

第五章 結論與未來展望 103

參考文獻 104


圖目錄

圖2.1線性鎖相迴路之基本架構方塊圖 4
圖2.2半數位鎖相迴路之基本架構方塊圖 5
圖2.3 Motorola架構之全數位式鎖相迴路系統方塊圖 6
圖2.4半數位鎖相迴路之架構 8
圖2.5頻率的或補帶 11
圖2.6相位誤差示意圖 11
圖2.7波德圖(Bode Plot) 13
圖2.8相位偵測器的基本原理 14
圖2.9相位頻率偵測器 (a)示意圖 (b)狀態圖 15
圖2.10充電泵 (a)電壓式 (b)電流式 (c)電流式操作示意圖 16
圖2.11系統表示圖 19
圖2.12相位頻率追鎖示意圖 20
圖2.13頻率偏移與調控電壓的關係圖 22
圖2.14除頻器方塊圖 24
圖2.15轉移函數簡化圖 25
圖2.16迴路濾波器 28
圖2.17鎖相迴路方塊圖 29
圖2.18增益與相位圖 30
圖2.19相位內插電路 34
圖2.20相位內插 (a)電路模型 (b)時序圖 35
圖2.21(a)傳統數位方式實現的內插電路 (b)Short circuit現象 37
圖2.22數位方式實現並提供內插量調整的內插電路 38
圖2.23類比方式實現的內插電路 39
圖2.24含有共模回授電路的內插電路 40
圖3.1單端五級環式串接振盪器 42
圖3.2傳統單端五級電壓控制振盪器 42
圖3.3雙端三級環式串接振盪器 43
圖3.4雙端四級環式串接振盪器 43
圖3.5以插動對構成的延遲級 43
圖3.6電壓控制振盪器之電壓與輸出頻率關係圖 44
圖3.7內插上升級下降邊緣相位內插電路模型圖 46
圖3.8內插電路工作順序 47
圖3.9 ϕAB點電壓示意圖 48
圖3.10新型相位內插電路單元 49
圖3.11相位內插兩相位之電路架構 50
圖3.12電壓控制振盪器輸出經內插之整體架構圖 52
圖3.13電壓控制振盪器架構圖 52
圖3.14四個平均相位利用內插產生12個平均相位輸出以及時序圖 53
圖3.15 Vcntl對Vn及Vp做線性度的模擬圖 56
圖3.16週期循環對週期循環抖動 57
圖3.17週期抖動(period jitter) 58
圖3.18峰對峰值抖動 59
圖3.19具有高斯機率分佈之取樣抖動 59
圖3.20長期抖動 60
圖3.21內插相位誤差 61
圖3.22相位內插輸出(a)100MHz(b)125MHz(c)150MHz 62
圖3.23相位合成6倍頻之電路 63
圖3.24相位合成3倍頻之電路 63
圖3.25相位合成2/3倍頻之電路 64
圖3.26 Layout相對位置圖 65
圖3.27各元件電路布局圖 65
圖3.28電壓控制振盪器輸出為100MHz時之輸出結果 66
圖3.29電壓控制振盪器輸出為125MHz時之輸出結果 67
圖3.30電壓控制振盪器輸出為150MHz時之輸出結果 67
圖3.31量測儀器示意圖 68
圖3.32經包裝後量測及裸晶鎊線量測的PCB板 68
圖3.33 VCO輸出100MHz之波形及Jitter 69
圖3.34三倍頻輸出波形及其Jitter 69
圖3.35三分之二倍頻輸出波形及其Jitter 69
圖3.36 Spectrum量測結果 70
圖4.1鎖相迴路整體架構圖 73
圖4.2相位頻率偵測器特性曲線圖 74
圖4.3傳統靜態相位頻率偵測器與其時脈圖 75
圖4.4相位頻率偵測器電路圖與其邏輯傳遞圖 75
圖4.5禁止區(Dead Zone)示意圖 77
圖4.6動態相位偵測器(a)半穿透暫存器(HT)(b)相位頻率偵測器(PFD) 79
圖4.7外部輸入頻率超前內部產生頻率 80
圖4.8外部輸入頻率落後內部產生頻率 80
圖4.9外部輸入頻率等於內部產生頻率 80
圖4.10電流式充電泵 81
圖4.11電流式充電泵電流開關(P-Switch) 82
圖4.12充電泵電流特性圖 83
圖4.13二階RC低通濾波器 84
圖4.14電壓控制振盪器整體電路圖 88
圖4.15雙端環型振盪器延遲元件 88
圖4.16電壓控制振盪器Vcntl對頻率及責任週期之曲線圖 89
圖4.17相位內插電路模擬圖 91
圖4.18產生可以倍6/7倍頻率的相位電路圖 92
圖4.19 cell電路圖 93
圖4.20頻率合成6/7倍頻率電路圖 93
圖4.21相位產生之波形 94
圖4.22倍6/7倍頻率之波形 94
圖4.23 TSPC除2之除頻器 95
圖4.24輸入114MHz時,除2及除8之波形圖 95
圖4.25 Layout相對位置圖 97
圖4.26各元件之電路佈局圖 97
圖4.27鎖相迴路追鎖至鎖定時輸出頻率 98
圖4.28 VCO與6倍頻輸出之工作週期及抖動量 99
圖4.29量測環境及量測方式 102
圖4.30 (a)時脈產生器輸出等效電路(b)LM317穩壓電路 102


表目錄

表2.1半數位鎖相迴路各元件名稱 9
表2.2鎖相迴路參數一覽表 10
表2.3阻尼大小的系統分類 12
表2.4對應關係表 32
表3.1各相位組合成fvco的不同倍數輸出 55
表3.2不同頻率相位內插輸出之誤差量 62
表3.3 VCO輸出為100MHz之量測結果 70
表3.4 VCO輸出為110MHz之量測結果 71
表3.5 VCO輸出為120MHz之量測結果 71
表3.6 VCO輸出為133MHz之量測結果 71
表3.7功率消耗 72
表4.1鎖相迴路系統規格表 96
表4.2鎖相迴路各元件功率消耗 99
表4.3鎖相迴路Post-simulation輸出規格表 100
表4.4文獻比較表 101

參考文獻 [1] Che-Fu Liang, Hsin-Hua Chen, Shen-Iuan Liu, “Spur-Suppression Techniques for Frequency Synthesizers,” IEEE Transactions on Circuits and Systems II: Express Briefs, vol. 54, no. 8, pp. 653-657,Aug. 2007.
[2] Ching-Yuan Yang, Chih-Hsiang Chang, Wen-Ger Wong, “A PLL-Based Spread-Spectrum Clock Generator With a Ditherless Fractional Topology,” IEEE Transactions on Circuits and Systems I: Regular Papers, vol. 56, no. 1, pp. 51-59, Jan. 2009.
[3] R. Kreienkamp, U. Langmann, C. Zimmermann, T. Aoyama, H. Siedhoff, “A 10-gb/s CMOS clock and data recovery circuit with an analog phase interpolator,” IEEE Journal of Solid-State Circuits, vol. 40, no. 3, pp. 736-743, Mar. 2005.
[4] 許世玄, Design and Implementation of Low-Power and High-Noise-Immunity Phase-Locked Loop, Master Thesis, Tamkang University, 2002.
[5] 劉大維, Design and Analysis of a Novel All Digital Phase-Locked Loop, Master Thesis, Tamkang University, 2002.
[6] 王吉雄, A Wide-Range Phase-Locked Loop with Low Voltage and Noise-Immunity for USB 2.0, Master Thesis, Tamkang University, 2009.
[7] Behzad Razavi, Design of Analog CMOS Integrated Circuits, International Edition 2001, McGraw 2001.
[8] 劉深淵、楊清淵。 鎖相迴路。 Taiwan:滄海書局, 2006。
[9] B.W. Garlepp, K.S. Donnelly, Jun Kim, P.S. Chau, J.L. Zerbe, C. Huang, C.V. Tran, C.L. Portmann, D. Stark, Yiu-Fai Chan, T.H. Lee, and M.A. Horowitz, “A portable digital DLL for high-speed CMOS interface circuits,” IEEE Journal of Solid-State Circuits, vol. 34, no. 5, pp. 632-644, May 1999.
[10] T. Saeki, M. Mitsuishi, H. Iwaki, and M. Tagishi, “A 1.3-cycle lock time, non-PLL/DLL clock multiplier based on direct clock cycle interpolation for “clock on demand”,” IEEE Journal of Solid-State Circuits, vol. 35, no. 11, pp. 1581-1590, Nov 2000.
[11] S. Sidiropoulos, M.A. Horowitz, “A semidigital dual delay-locked loop,” IEEE Journal of Solid-State Circuits, vol. 32, no. 11, pp.1683-1692, Nov. 1997.
[12] H. Takauchi, H. Tamura, S. Matsubara, M. Kibune, Y. Doi, T. Chiba, H. Anbutsu, H. Yamaguchi, T. Mori, M. Takatsu, K. Gotoh, T. Sakai, T. Yamamura, “A CMOS multichannel 10-Gb/s transceiver,” IEEE Journal of Solid-State Circuits, vol. 38, no. 12, pp.2094-2100, Dec. 2003.
[13] 林盟峰, A Wide-Range DLL-Based Frequency Multiplier with Fast-Locked and Jitter-Bounded Features, Master Thesis, Tamkang University, 2002.
[14] Wan-Lun Gao, Wei-Bin Yang, and Yu-Lung Lo, “A pseudo fractional-n and multiplier clock generator with 50% duty cycle output using low power phase combination controller,” International Symposium on Integrated Circuits, ISIC '09, 14-16 Dec. 2009, pp. 562-565.
[15] P.K. Hanumolu, V. Kratyuk, Gu-Yeon Wei, and Un-Ku Moon, “A Sub-Picosecond Resolution 0.5–1.5 GHz Digital-to-Phase Converter,” IEEE Journal of Solid-State Circuits, vol. 43, no. 2, pp. 414-424, Feb. 2008.
[16] S. Lizhong and T.A. Kwasniewski, “A 1.25-GHz 0.35-μm monolithic CMOS PLL based on a multiphase ring oscillator,” IEEE Journal of Solid-State Circuits, vol. 36, no. 6, pp. 910-916, Jun 2001.
[17] Nam-Seog Kim, Uk-Rae Cho, and Hyun-Geun Byun, “Low voltage wide range DLL-based quad-phase core clock generator for high speed network SRAM application,” IEEE Custom Integrated Circuits Conference, CICC’05, 18-21 Sept. 2005, pp. 533-536.
[18] C. Ju-Ming, H. Yu-Tang, W. Jieh-Tsorng, “Phase averaging and interpolation using resistor strings or resistor rings for multi-phase clock generation,” IEEE Transactions on Circuits and Systems I, vol. 53, no. 5, pp. 984-991, May 2006.
[19] Lixin Yang, Jiren Yuan, “An arbitrarily skewable multiphase clock generator combining direct interpolation with phase error average,” International Symposium on Circuits and Systems, ISCAS '03, vol. 1, 25-28 May 2003, pp. 645-648.
[20] Li Zhang, Xueyi Yu, Yuanfeng Sun, Woogeun Rhee, D. Wang, Zhihua Wang, Hongyi Chen, “A Hybrid Spur Compensation Technique for Finite-Modulo Fractional-N Phase-Locked Loops,” IEEE Asian Solid-State Circuits Conference, A-SSCC '08, 3-5 Nov. 2008, pp.417-420.
[21] W. Chua-Chin, T. Yih-Long, S. Hsien-Chih,R. Hu, “A 1.2 GHz programmable DLL-based frequency multiplier for wireless applications,” IEEE Transactions on Very Large Scale Integration,VLSI Systems, vol. 12, no. 12, pp. 1377-1381, Dec. 2004.
[22] C. Kwang-Hee, S. Jung-Bum, S. Jae-Yoon, P. Hong-June, “An Interpolating Digitally Controlled Oscillator for a Wide-Range All-Digital PLL,” IEEE Transactions on Circuits and Systems I, vol.56, no. 9, pp.2055-2063, Sept. 2009.
論文使用權限
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