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系統識別號 U0002-0108201621230400
中文論文名稱 使用環形震盪器對TSV預接合測試
英文論文名稱 Pre-Bond TSV Test Enabled by Ring Oscillators
校院名稱 淡江大學
系所名稱(中) 電機工程學系碩士班
系所名稱(英) Department of Electrical Engineering
學年度 104
學期 2
出版年 105
研究生中文姓名 劉昕宇
研究生英文姓名 Hsin-Yu Liu
學號 603470245
學位類別 碩士
語文別 中文
口試日期 2016-07-01
論文頁數 29頁
口試委員 指導教授-饒建奇
委員-饒建奇
委員-楊維斌
委員-陳信全
中文關鍵字 TSV  預接合測試  環形震盪器 
英文關鍵字 3D-IC  TSV  Ring Oscillators  Pre-Bond test 
學科別分類 學科別應用科學電機及電子
中文摘要 一.摘要
隨著半導體產業的發展IC的進步日新月異,藉由3D-IC的發展大幅減少了晶片的體積,3D-IC的成功主要仰賴於TSV的使用,TSV為直接貫穿晶片及晶圓的一種技術,藉此減少晶片與晶片之間的間隙,使晶片整體體積縮小,但在TSV製造過程中可能會產生填充不完全、中間有空隙亦或是填充過程中混入雜質等狀況發生,以及TSV的測試過程不容易,造成原因有以下幾點。
1)TSV大多埋沒在矽晶片裡面。
2)TSV的尺寸非常小,根據近期的文獻指出直徑多為10μm彼此的間距大約40μm。
3)一個3D-IC中的TSV數量龐大。
正因為以上原因,造成預接合測試中不容易對TSV進行檢測,特別是侵入式檢測方式,更是困難,因此我們選擇了現有非侵入之檢測方式,使用環形震盪器對TSV進行檢測並對其進行改良。
相較於其他檢測方法,使用環形震盪器有以下3點處。
1)此方法為非侵入式,不會對晶片造成外力傷害。
2)可以藉由更改電壓等等參數,達到更好的結果。
3)面積成本小
本篇文章致力於使用環形震盪器對TSV預接合測試,更正現有的錯誤模型[16],使其更加貼近現實,並且改良現有的測試模型[18],使其更加容易分辨錯誤,若其TSV發生開孔錯誤,則產生波形的頻率將會較正常情況快,另外可以藉由增加電壓的方式來大幅提升錯誤分辨率;若其TSV發生漏電流錯誤,則產生波形的頻率將會較正常情況快且震幅較正常情況小,另外可以藉由調整固定電壓來提升錯誤分辨率,此外,本篇文章的測試模型之測試所需時間與面積成本皆在適當範圍內,所增加的成本則在可以忽略的程度。
英文摘要 The popularity of 3D-IC is rising among industry and research groups. 3D-IC is based on Through Silicon Via (TSVs), which are emerging as one of the main competitors to continue the trend of Moore’s Law. We use ring oscillators to test TSV errors, and build some new ideas to that the existing fault model more realistic . If it gets a resistive-open fault, then the frequency of the wave will be faster than the normal one. After that, test resolution can be improved by increasing the voltage; if it gets a leakage fault, then the frequency of resulting wave will be faster, and the amplitude will be smaller than normal. In this case,, test resolution is increased by adjusting the particular voltage value. One other thing that worth to be mentioned is that the test time and cost area are within an appropriate range, thus the added cost is negligible in the test model required for this article
論文目次 致謝 I
中文摘要 II
英文摘要 IV
大綱 V
圖片列表 VI
表格列表 VII

Chapter 1 緒論 1
1.1 研究背景與動機 1
1.2 論文簡介 5

Chapter 2 論文內運用的知識 6
2.1 相關前期工作 6
2.2 現有錯誤模型 7

Chapter 3 論文硬體架構 10
3.1 改良錯誤模型 10
3.2使用環形震盪器對TSV測試 12

Chapter 4 實驗結果 14
4.1 實驗結果說明 14
4.1.1 TSV開孔錯誤 14
4.1.2 TSV漏電流錯誤 18
4.1.3 結合TSV開孔錯誤與漏電流錯誤 21
4.1.4 使用現有TSV開孔錯誤 24
4.1.5 比較新TSV開孔與現有TSV開孔錯誤模型 25

Chapter 5 結論 26

圖片列表

圖 1.1 3D-IC多塔示意圖[3] 1
圖 1.2 使用環形震盪器對TSV測試[16] 4
圖 2.1 對照現實狀況及錯誤模型 9
圖 3.1 我們所使用的錯誤模型 11
圖 3.2 使用環形震盪器對TSV測試示意圖 11
圖 3.3 若發生錯誤其頻率都將快於正常的TSV 13
圖 4.1 c=331fF、200fF、100fF 0.6v 15
圖 4.2 c=331fF、200fF、100fF 0.6v 15
圖 4.3 增加電壓增加其錯誤分辨率 17
圖 4.4 比較無錯誤、1K漏電流錯誤、6K漏電流錯誤 19
圖 4.5 在特定電壓下其錯誤分辨明顯 20
圖 4.6 比較同時發生開孔錯誤及漏電流錯誤 22
圖 4.7 增加電壓同樣可以增加錯誤分辨率 23
圖 4.8 現有開孔錯誤模型 24
圖 4.9 比較新開孔與現有開孔錯誤模型 25


表格列表

表 4.1 比較不同電壓的頻率變化 16


參考文獻 [1] Karl ChengRobert Cheng Alan Cheng " The 3-D parallel processor applied to matrix inversion"(IMPACT) 2013 pp63-66
[2] Chang Hao Liang Huaguo Li Yang et al ”Optimized stacking order for 3D-stacked ICs considering the probability and cost of failed bonding ” in 2014 International Symposium on VLSI Design Automation and Test (VLSI-DAT) Hsinchu Taiwan 2014 pp. 283-286
[3] Chun-Chuan Chi Erik Jan Marinissen Sandeep Kumar Goel Cheng-Wen Wu ” DfT Architecture for 3D-SICs with Multiple Towers” Sixteenth IEEE European Test Symposium 2011 pp51-56
[4] J.-Q. Lu “3-D hyperintegration and packaging technologies for micronano systems ” Proc. IEEE vol. 97 no. 1 Jan. 2009 pp. 18–30
[5] D. Wang Y. Xie Y. Hu H. Li and X. Li “Hierarchical fault tolerance memory architecture with 3-D interconnect ” in Proc. IEEE Region 10 Conf. TENCON Oct. 2007 pp. 1–4
[6] S. Reda G. Smith and L. Smith “Maximizing the functional yield of wafer-to-wafer 3-D integration ” IEEE Trans. Very Large Scale Integr. Syst. vol. 17 no. 9 Sep. 2009 pp. 1357–1362
[7] K. Smith et al. “Evaluation of TSV and Micro-Bump Probing for Wide I/O Testing ” in ITC Sep. 2011 pp. 1–10
[8] E. J. Marinissen and Y. Zorian “Testing 3-D chips containing throughsilicon vias ” in Proc. Int. Test Conf. Nov. 2009 pp. 1–11.
[9] K. Smith P. Hanaway M. Jolley R. Gleason E. Strid T. Daenen L. Dupas B. Knuts E. J. Marinissen and M. Van Dievel “Evaluation of TSV and micro-bump probing for wide I/O testing ” in Proc. Int. Test Conf. 2011 pp. 1–10.
[10] P. S. Huang; Y. C. Chao; M. Y. Tsai; P. C. Lin " Strength evaluation of thin 3D-TSV memory chips by pin-on-elastic-foundation test" International Microsystems Packaging Assembly and Circuits Technology Conference (IMPACT) 2013 pp 202 - 206
[11] B. Noia and K. Chakrabarty “Pre-bond probing of TSVs in 3-D stacked
ICs ” in Proc. Int. Test Conf. 2011 pp. 1–10
[12] Daniel Arumí Rosa Rodríguez-Montañés and Joan Figueras Member IEEE " Prebond Testing of Weak Defects in TSVs" IEEE TRANSACTIONS ON VERY LARGE SCALE INTEGRATION (VLSI) SYSTEMS VOL. 24 NO. 4 APRIL 2016
[13] Chang Hao; Liang Huaguo " Pulse shrinkage based pre-bond through silicon vias test in 3D IC "VLSI Test Symposium (VTS) IEEE 33rd 2015 pp1-6
[14] M. Cho C. Liu D. H. Kim S. K. Lim and S. Mukhopadhyay “Prebond and post-bond test and signal recovery structure to characterize and repair TSV defect induced signal degradation in 3-D system ” IEEE Trans. Compon. Packag. Manuf. Technol. vol. 1 no. 11 Nov. 2011 pp. 7891718–1727
[15] Yu-Jen Huang and Jin-Fu Li " Built-In Self-Repair Scheme for the TSVs in 3-D ICs" IEEE TRANSACTIONS ON COMPUTER-AIDED DESIGN OF INTEGRATED CIRCUITS AND SYSTEMS pp.1600 – 1613
[16] S. Deutsch and K. Chakrabarty ”Contactless Pre-Bond TSV Test and Diagnosis Using Ring Oscillators and Multiple Voltage Levels ” IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems vol. 33 2014 pp. 774-785
[17] Cheng Jin; Yunjie Li; Rui Li; Sanming Hu; Liang Ding; Hongyu Li; Songbai Zhang" Built-in-Self-Test-Stacked 3-D Ring Oscillator Based on Through Silicon Vias"IEEE Transactions on Components Packaging and Manufacturing Technology vol.5 2015 pp.217-224
[18] Chang Hao; Liang Huaguo " Pulse shrinkage based pre-bond through silicon vias test in 3D IC "VLSI Test Symposium (VTS) IEEE 33rd 2015 pp1-6
[19] D. Rohde C. Jager K. Hazin and A. Uhlig “Filling TSV of differentdimension using galvanic copper deposition ” in Proc. IMPACT 2011 pp. 355–358
[20] Jae Woong Choi Ong Lee Guan Mao Yingjun Hilmi B. Mohamad Yusoff Xie Jielin Chow Choi Lan Woon Leng Loh Boon Long Lau Linda Liew Hwee Hong Lau Guan Kian Ramana Murthy and Eugene Tan Swee Kiat " TSV Cu Filling Failure Modes and Mechanisms Causing the Failures" IEEE Transactions on Components Packaging and Manufacturing Technology 2014 pp581-587
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